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高频 放大器

阅读：243发布：2020-05-08

专利汇可以提供高频放大器专利检索，专利查询，专利分析的服务。并且本发明涉及一种高频放大器，包括放大器、耦合电路和滤波器电路。放大器放大高频信号，并向信号输出端口输出高频信号。耦合电路在基板上在第一方向上与放大器并排设置，连接到信号输出端口，并且被配置为耦合输出信号并将一个输出信号输出到输出端子。滤波器电路设置在基板上并连接到耦合电路，并且被配置为减少包括在一个输出信号中的三阶IMD。一个输出信号在与第一方向交叉的第二方向上从基板的中间输出，并且滤波器电路在第二方向上紧邻基板的边缘布置，并且在第一方向上布置在输出端子侧的基板的边缘附近。，下面是高频放大器专利的具体信息内容。

权利要求

1.一种高频放大器装置，包括：
高频放大器，所述高频放大器放大高频信号，并且向多个信号输出端口输出放大的所述高频信号；
耦合电路，所述耦合电路在基板上在第一方向上与所述高频放大器并排设置，并且电连接到所述多个信号输出端口，所述耦合电路被配置为耦合从所述多个信号输出端口输出的输出信号，并且将一个输出信号输出到输出端子；以及
滤波器电路，所述滤波器电路被设置在所述基板上并且电连接到所述耦合电路，所述滤波器电路被配置为减少包括在所述一个输出信号中的三阶IMD，IMD即互调失真，其中，所述一个输出信号在与所述第一方向交叉的第二方向上从所述基板的中间输出，并且
其中，所述滤波器电路在所述第二方向上布置在所述基板的边缘附近，并且在所述第一方向上布置在所述输出端子侧的所述基板的边缘附近。
2.根据权利要求1所述的高频放大器装置，
其中，所述滤波器电路具有LC并联谐振电路和CR滤波器电路，所述LC并联谐振电路和所述CR滤波器电路彼此串联连接。
3.根据权利要求2所述的高频放大器装置，
其中，所述LC并联谐振电路在所述基板上具有互连图案，所述互连图案包括电感器，以及
其中，所述CR滤波器电路包括薄膜电阻器。
4.根据权利要求1至3中的任一项所述的高频放大器装置，
其中，所述高频放大器具有多个高频放大器元件。
5.根据权利要求1至4中的任一项所述的高频放大器装置，
其中，所述耦合电路包括威尔金森耦合。
6.根据权利要求1至5中的任一项所述的高频放大器装置，还包括：
封装，所述封装容纳所述高频放大器和所述基板；
其中，所述基板具有侧面，所述侧面具有在所述基板的厚度方向上延长的沟槽，其中，金属图案设置在所述沟槽内部，从所述基板的背面延长到表面，并且其中，设置在所述表面上的参考电压图案经由所述金属图案电连接到所述封装。
7.根据权利要求3所述的高频放大器装置，还包括：
封装，所述封装容纳所述高频放大器和所述基板，
其中，所述基板具有侧面，所述侧面具有在所述基板的厚度方向上延长的沟槽，其中，金属图案设置在所述沟槽内部，从所述基板的背面延长到表面，其中，设置在所述表面上的参考电压图案经由所述金属图案电连接到所述封装，其中，所述CR滤波器电路包括电容器，并且
其中，所述参考电压图案连接到所述薄膜电阻器的一个边缘和所述电容器的一个边缘。
8.根据权利要求2所述的高频放大器装置，
其中，所述LC并联谐振电路经由另一个电容器连接到所述CR滤波器电路。

说明书全文

高频放大器

技术领域

[0001] 本发明的一个方面涉及一种高频放大器。

背景技术

[0002] 专利文献1：日本未审专利公开No.H6-140862公开了一种涉及用于高频放大器的偏置扼流电路的技术。偏置扼流电路由连接在DC电源节点和RF电路偏置点之间并且彼此并联连接的电感器和电容器实现。

[0003] 专利文献2：日本未审专利公开No.2016-158217公开了一种涉及高频半导体器件的技术。高频半导体器件包括多个单元FET、匹配电路和多个低频振荡抑制电路。多个单元FET彼此并行布置。匹配电路通过将一条线分支成多条线而形成的N级(注意，N是2或更大的整数)分支线耦合而组成，并且包括具有连接到多个单元FET的多个分开的端部的线。多个低频振荡抑制电路连接到多条分支线，所述多条分支线构成匹配电路的第n级(注意，n是2或更大且N或更小的整数)。多个低频振荡抑制电路中的每一个连接到与所涉及的电路连接的支线上的位置，其中，连接到所涉及的支线的多个单元FET的电长度基本上彼此相等。

[0004] 专利文献3：日本未审专利公开No.2003-017948公开了一种涉及功率放大器的技术。功率放大器包括晶体管、输入匹配电路、输出匹配电路、两个电容器、栅极偏置电源电路、漏极偏置电源电路和阻抗转换电路。晶体管用作放大器。输入匹配电路连接到晶体管的栅极端子，以最大化晶体管的增益。输出匹配电路连接到晶体管的漏极端子，以最大化晶体管的饱和输出。两个电容器分别连接在功率放大器的输入端和输入匹配电路之间，以及功率放大器的输出端子和输出匹配电路之间，以实现DC阻断。栅极偏置电源电路连接到输入匹配电路和晶体管的栅极端子之间的节点。设置栅极偏置电源电路，使得从晶体管的栅极端子到栅极偏置电源端子看，输入信号的频带中的阻抗变得非常大。漏极偏置电源电路连接到输出匹配电路和晶体管的漏极端子之间的节点。设置漏极偏置电源电路，使得从漏极端子到漏极偏置电源端子看，输出信号的频带中的阻抗变得非常大。阻抗转换电路连接到漏极偏置供应电路，并且增加与两个输入信号之间的频率差相对应的低频带中的阻抗的实部。

[0005] 在最近的无线通信中，采用各种技术来提高传输速率，并且多载波传输方案是这种技术之一。在多载波传输系统中，多个子载波存在于特定频带中，并且减少子载波之间的干扰是重要的。因此，需要发射器中的放大器来减少三阶互调失真(IM3)。当子载波之间的频率差超过50MHz至60MHz时，IM3迅速增加。通常，随着子载波的数目增加(随着阶变得更高)，需要更宽的带宽。此外，随着近年来工作频率的增加，所需带宽变宽。

[0006] 为了减小IM3，存在一种将滤波器电路连接在高频放大器的信号输出端子旁边的方法。例如，可以通过下述方式来构成陷波滤波器(频带抑制滤波器：BRF)：将由LC并联电路构成的谐振滤波器连接到作为放大元件的晶体管的输出侧，并设计从晶体管观察到的阻抗在谐振滤波器的谐振频率处具有最大值。通过将谐振频率与载波频率匹配，可以减少出现在输出侧的IM3。

[0007] 然而，由于滤波器电路布置得离晶体管更远，因此降低IM3的效果变小。为了增强减小IM3的效果，希望将滤波器电路设置在晶体管旁边，但随着高频放大器的小型化和部件布置的致密化以改善RF特性，难以提供用于在晶体管旁边的滤波器电路的布置空间。因此，希望放置滤波器电路以减小放大元件旁边的IM3。

发明内容

[0008] 根据实施例的高频放大器装置，包括：高频放大器，其放大高频信号，并且向多个信号输出端子口输出放大的高频信号；耦合电路，其在基板上在第一方向上与高频放大器并排设置，并且电连接到多个信号输出端口，该耦合电路被配置为耦合从多个信号输出端口输出的输出信号和向输出端子输出一个输出信号；以及滤波器电路，其设置在基板上并电连接到耦合电路，滤波器电路被配置为减少包括在一个输出信号中的三阶IMD(互调失真)。所述一个输出信号在与第一方向交叉的第二方向上从基板的中间输出，并且滤波器电路在第二方向上紧邻基板的边缘布置，并且在第一方向上布置在输出端子侧的基板的边缘附近。附图说明

[0009] 图1是示出根据实施例的高频放大器1的内部配置的平面图。

[0010] 图2是一个滤波器电路40的放大平面图。

[0011] 图3是示出沟槽31g的放大透视图。

[0012] 图4是示出不包括滤波器电路40的高频放大器的电路配置的图。

[0013] 图5是示出图4中所示的高频放大器的IM3特性的图形。

[0014] 图6是示出包括电容器81的高频放大器的电路配置的图。

[0015] 图7是示出图6中所示的高频放大器的IM3特性的图形。

[0016] 图8是示出高频放大器1的电路配置的图。

[0017] 图9是示出图8中所示的高频放大器1的IM3特性的图形。

具体实施方式

[0018] 以下将参照附图描述根据本发明的实施例的高频放大器的具体示例。顺便提及，本发明不限于这些示例，而是由权利要求示出，并且旨在包括与权利要求等同的含义和范围内的所有修改。在以下描述中，相同的附图标记被给予附图说明中的相同元件，并且将省略多余的描述。

[0019] 图1是示出根据本发明的实施例的高频放大器1的内部配置的平面图。如图1中所示，高频放大器1包括一个输入端子2、一个输出端子3、放大元件单元10、分支电路板20、耦合电路板30、滤波器电路40、匹配电路50和匹配电路60。根据本实施例的高频放大器1包括例如两个滤波器电路40、两个匹配电路50和两个匹配电路60。此外，放大元件单元10包括两个放大元件11。每个放大元件11的输出是例如30W，并且整个放大元件单元10的输出是例如60W。此外，高频放大器1包括容纳放大元件单元10、分支电路板20、耦合电路板30、滤波器电路40以及匹配电路50和60的封装4。

[0020] 封装4由金属制成并连接到参考电位。封装4的平面形状基本上是矩形，并且包括在方向A1(第一方向)上的相反的端壁4a和4b以及在方向A2(第二方向)上的相反的侧壁4c和4d。方向A1和方向A2彼此相交，例如，彼此正交。另外，封装4包括矩形平底板4e。底板4e沿由方向A1和A2限定的平面延伸。端壁4a和4b沿底板4e的一对侧面(沿A2方向延伸的侧面)竖立，侧壁4c和4d沿底板4e的另一对侧面(沿方向A1延伸的侧面)竖立。顺便提及，封装4还包括未示出的盖子。盖子密封由端壁4a和4b以及侧壁4c和4d形成的上开口。

[0021] 输入端子2是金属布线图案，来自高频放大器1外部的高频信号输入到输入端子2。高频信号是基于多载波传输方案的信号，并且通过将具有不同载波信号频率的多个信号彼此叠加而形成。载波信号的频带例如是500MHz或更小。输入端子2在方向A2上设置在端壁4a的中间，并且从封装4的外部延伸到内部。

[0022] 放大元件单元10设置在封装4的底板4e上并且在方向A1上设置在封装4的大致中间。放大元件单元10的每个放大元件11包括晶体管。晶体管例如是场效应晶体管(FET)，并且在一个实施例中是高电子迁移率晶体管(HEMT)。每个放大元件11包括多个栅极指、多个源极指和多个漏极指。在方向A1上，源极指和漏极指交替排列，并且栅极指设置在每个源极指和每个漏极指之间。栅极焊盘(信号输入端)和源极焊盘交替地布置在每个放大元件11的输入端子2侧的一端，并且布置在每个放大元件11的输出端子3的一侧在一端处的漏极焊盘(信号输出端)。每个源极焊盘通过在厚度方向上穿透放大元件11的通孔电连接到封装4的底板4e，并且被设置到参考电位。每个放大元件11放大输入到每个栅极焊盘的高频信号，并从每个漏极焊盘输出放大的高频信号。

[0023] 分支电路板20设置在封装4的底板4e上。分支电路板20沿着方向A1与输入端子2和放大元件单元10并排设置，并且位于输入端子2和放大元件单元10之间。分支电路板20包括由陶瓷制成的基板21和设置在基板21的主表面上的分支电路22。基板21的平面形状例如是矩形，其中，一长边21a面对输入端子2，另一个长边21b经由匹配电路50面对放大元件单元10。基板21的后表面面对封装4的底板4e。基板21的一个短边21c位于封装4的侧壁4c的旁边，基板21的另一个短边21d位于封装4的侧壁4d的旁边。也就是说，基板21在A2方向上从封装4的一端附近延伸到另一端附近。

[0024] 分支电路22包括设置在基板21的主表面上的布线图案23。布线图案23经由接合线9a电连接到输入端子2。高频信号在方向A2上从基板21的中间输入到布线图案23。布线图案
23具有在方向A1上相对于基板21的中心线线对称的形状。布线图案23从与作为起点的接合线9a的连接点重复分叉，并最终到达八个金属焊盘23a。八个金属焊盘23a沿着长边21b并排布置。彼此相邻的金属焊盘23a经由薄膜电阻器彼此连接，并构成威尔金森耦合器。因此，在确保放大元件单元10的多个栅极焊盘之间的隔离的同时，实现了从输入端子2观察的放大元件单元10的输入阻抗的匹配。顺便提及，在附图中，仅示出了一个薄膜电阻器23b作为代表。八个金属焊盘23a经由接合线9b电连接到匹配电路50。

[0025] 匹配电路50设置在封装4的底板4e上，并且在方向A1上设置在分支电路板20和放大元件单元10之间。匹配电路50例如是管芯电容器，并且包括在介电基板的主表面上的多个金属焊盘(未示出)。金属焊盘的数目例如与金属焊盘23a的数目相同。多个金属焊盘在方向A2上排成一线。每个金属焊盘经由接合线9b电连接到相应的金属焊盘23a，并通过接合线9c电连接到放大元件单元10的相应的栅极焊盘。

[0026] 在匹配电路50中，通过由接合线9b和9c引起的电感部件和连接在电感部件之间的节点和参考电位(底板4e)之间的金属焊盘的电容形成T型滤波器电路。匹配电路50通过T型滤波器电路执行阻抗转换。通常，在放大元件单元10中，当从栅极焊盘观察晶体管内部时获得的阻抗不同于传输线的特征阻抗(例如，50Ω)。匹配电路50通过T型滤波器电路将当从输入端子2观察封装4的内部时获得的阻抗转换为50Ω。

[0027] 匹配电路60设置在封装4的底板4e上，并且在方向A1上设置在放大元件单元10和耦合电路板30之间。与匹配电路50类似，匹配电路60例如是平行板电容器(管芯电容器)，并且在电介质基板的主表面上包括多个金属焊盘(未示出)。金属焊盘的数目例如与金属焊盘23a的数目相同。多个金属焊盘在方向A2上排成一线。每个金属焊盘通过接合线9d电连接到放大元件单元10的相应漏极焊盘，并经由接合线9e电连接到耦合电路板30的相应金属焊盘
33a(下面描述)。

[0028] 同样在匹配电路60中，通过由接合线9d和9e引起的电感部件和连接在电感部件之间的节点和参考电位(底板4e)之间的金属焊盘的电容形成T型滤波器电路。匹配电路60通过该T型滤波器电路执行阻抗转换。通常，当从漏极焊盘观察晶体管内部时获得的放大元件单元10的阻抗不同于传输线的特征阻抗(例如，50Ω)并且通常具有小于50Ω的值。匹配电路60通过T型滤波器电路将当从输入端子3观察封装4的内部时获得的阻抗转换为50Ω。

[0029] 耦合电路板30设置在封装4的底板4e上。耦合电路板30在方向A1上与放大元件单元10和输出端子3并排设置，并且位于放大元件单元10和输出端子3之间。耦合电路板30包括陶瓷基板31和设置在基板31的主表面上的耦合电路32。基板31的平面形状例如是矩形的，并且一个长边31a经由匹配电路60面对放大元件单元10，另一个长边31b面对输出端子3。基板31的后表面面对封装4的底板4e。基板31的一个短边31c位于封装4的侧壁4c的旁边，基板31的另一个短边31d位于封装4的侧壁4d的旁边。也就是说，基板31在方向A2上从封装4的一端附近延伸到封装4的另一端附近。

[0030] 耦合电路32将从放大元件单元10的多个漏极焊盘输出的信号耦合成一个输出信号。耦合电路32包括设置在基板31的主表面上的布线图案33。布线图案33具有在方向A1上相对于基板31的中心线线对称的形状。布线图案33包括四个金属焊盘33a。四个金属焊盘33a沿长边31a并排布置。彼此相邻的金属焊盘33a经由薄膜电阻器彼此连接，并构成威尔金森耦合器。因此，在确保放大元件单元10的多个漏极焊盘之间的隔离的同时，实现了从输出端子3观察的放大元件单元10的输出阻抗的匹配。顺便提及，在附图中，仅示出了一个薄膜电阻器33b作为代表。每个金属焊盘33a经由接合线9e电连接到匹配电路60的相应的两个金属焊盘。布线图案33在从四个金属焊盘33a重复接合的同时最终到达与接合线9f的连接点。
布线图案33经由接合线9f电连接到输出端子3。放大的高频信号在方向A2上从基板31的中间输出到输出端子3。

[0031] 输出端子3是金属布线图案，并且将放大的高频信号输出到高频放大器1的外部。输出端子3在方向A2上设置在端壁4b的中间，并且从封装4的内侧延伸到外侧。

[0032] 滤波器电路40设置在基板31的主表面上并且电连接到耦合电路32。提供滤波器电路40以减少包括在输出信号中的三阶互调失真。一个滤波器电路40设置在在方向A2上的基板31的中间与位于基板31的与放大元件单元10相反的一侧的两个角部31e和31f的一个角部31e之间的区域中。此外，另一个滤波器电路40设置在沿着方向A2的基板31的中间与位于基板31的与放大元件单元10相反的一侧的两个角部31e和31f的另一个角部31f之间的区域中。也就是说，所述一个滤波器电路40设置在相对于基板31的主表面的中心的角部31e旁边的区域中，并且在基板31的侧面31c和侧面31b旁边设置。另一个滤波器电路40设置在相对于基板31的主表面的中心的角部31f的区域中，并且设置在基板31的侧面31d和侧面31b旁边。

[0033] 图2是所述一个滤波器电路40的放大平面图。顺便提及，另一个滤波器电路40具有与所述一个滤波器电路40相同的部件和连接关系，并且具有在向A1上相对于基板31的中心轴线与所述一个滤波器电路40具有线对称关系的部件布置。所述一个滤波器电路40使用其中没有设置布线图案33的空的空间将所述一个滤波器电路40有效地布置在基板31的角部31e附近。

[0034] 滤波器电路40包括作为电感器的布线图案41、电容器42至44以及薄膜电阻器45。布线图案41是形成在基板31的主表面上的金属膜，并且具有细长形状，确定其宽度和长度以便实现所需的电感。滤波器电路40的部件中的布线图案41布置成最靠近金属焊盘33a。布线图案41的一端连接到中继焊盘46，另一端连接到布线图案47。中继焊盘46和布线图案47是形成在基板31的主表面上的金属膜。中继焊盘46经由接合线9g电连接到布线图案33中的两个金属焊盘33a的耦合部分。中继焊盘46设置在布线图案41和布线图案47之间。

[0035] 滤波器电路40的部件中的布线图案47布置成最靠近角部31e。布线图案47具有沿着基板31的侧面31b和31c的诸如大致L形的平面形状，并且在侧边31a的一端连接到布线图案41的另一端(参见图1)。因此，中继焊盘46设置在L形的腹部中，从而节省了整个滤波器电路40的空间。

[0036] 电容器42和43例如是在前表面和后表面上具有电极的芯片状电容器，并且安装在布线图案47上。电容器42和43的后表面电极经由焊料电连接到布线图案47。电容器42的前表面电极经由接合线9h电连接到中继焊盘46。顺便提及，电容器43的电容大于电容器42的电容。因此，电容器43的电极面积大于电容器42的电极面积。在一个示例中，电容器42在方向A2上与中继焊盘46并排布置，并且位于中继焊盘46和侧面31c之间。此外，电容器43在方向A1上与中继焊盘46和电容器42并排布置，并且位于中继焊盘46与电容器42和侧面31b之间。

[0037] 电容器44安装在参考电位图案48上。参考电位图案48是形成在基板31的主表面上的金属膜。参考电位图案48与布线图案47隔离，并且被布置得沿着侧面31b与布线图案47并排。布线图案47位于参考电位图案48和侧面31c之间。另外，参考电位图案48具有沿侧面31b以细长方式延伸的部分48a。电容器44例如是在前表面和后表面上具有电极的平行板电容器。电容器44的后表面电极经由焊料电连接到参考电位图案48。电容器44的前表面电极经由接合线9i电连接到电容器43的前表面电极，并且还经由接合线9j电连接到布线图案49。顺便提及，电容器44的电容大于电容器42的电容并且小于电容器43的电容。因此，电容器44的电极面积大于电容器42的电极面积并且小于电容器43的电极面积。

[0038] 布线图案49是形成在基板31的主表面上的金属膜，并且在方向A2上与参考电位图案48的部分48a平行地延伸。薄膜电阻器45形成在基板31的主表面上的参考电位图案48的部分48a和布线图案49之间，并且连接参考电位图案48的部分48a和布线图案49。薄膜电阻器45具有其纵向是方向A2的矩形形状，并且在其一个长边上连接到参考电位图案48的部分48a，并且在其另一个长边上连接到布线图案49。因此，参考电位图案48的部分48a和布线图案49分别对应于薄膜电阻器45的一个和另一个电极。部分48a、薄膜电阻器45和布线图案49具有矩形形状，其长度方向是作为整体的方向A2，并且布置在最靠近侧面31b的布线图案33的一部分(沿方向A2延伸的最终耦合单元33c)和侧面31b之间。

[0039] 基板31在构成侧面31b的侧表面上具有沟槽31g。图3是示出沟槽31g的放大透视图。如图3所示，沟槽31g在基板31的厚度方向上延伸并从基板31的主表面延伸到后表面。沟槽31g的在垂直于基板31的延伸方向的横截面中的横截面形状例如是弧形(在本实施例中为半圆形)。当沟槽31g的横截面为弧形时，横截面的直径为例如0.3mm。从基板31的主表面延伸到后表面的金属图案形成在沟槽31g的内部(在图中用阴影线表示)。主表面上的参考电位图案48经由金属图案电连接到封装4的底板4e(参见图1和2)。也就是说，当基板31焊接到底板4e时，沿沟槽31g形成焊料填角(焊料的激增)，并且可以在底板4e和金属图案之间获得良好的接触。因此，可以提高参考电位图案48的电位的稳定性。

[0040] 这里，将与现有技术中的高频放大器的问题一起描述高频放大器1的电路配置和电路配置是优选的原因。图4是示出在未设置滤波器电路40时的高频放大器的电路配置的图。阻抗匹配电路(分支电路22和匹配电路50)连接在放大元件单元10的输入侧(栅极端子)和输入端子2之间，并且阻抗匹配电路(匹配电路60和耦合电路32)连接在输出侧(漏极端子)和输出端子3之间。在这种情况下，当从输入端子2输入具有相同幅度和不同频率的两个信号(f1和f2)时，由于放大元件单元10的非线性导致的低频信号(f2-f1)和除了基波f1和f2之外的三阶互调失真信号(2f2-f1和2f1-f2)出现在输出端子3处。

[0041] 通常，单位dBc用于三阶互调失真(IM3)，并且IM3表示为当放大元件单元10的输出功率固定为特定值时在基波信号的幅度与三阶互调失真信号的幅度之间的差(或比率)。图5是示出当从输入端子2向放大元件单元10输入具有相同幅度和不同频率的两个信号(f1＝
14GHz，f2＝14GHz+fs)以及从输出端子3输出的输出信号的功率被设定为P3dB(3-dB功率压缩点)时测量的IM3特性的图形。纵轴表示IM3的大小(单位：dBc)，横轴表示频率差fs(单位：
Hz)。如图5所示，在未设置滤波器电路40的情况下，当频率差fs超过50至60MHz时，IM3迅速增加。

[0042] 另一方面，如图6所示，通过在输出侧的阻抗匹配电路和参考电位线之间连接大约几百pF的电容器81，可以改善IM3特性。也就是说，通过设置电容器81，可以降低低频信号(f2-f1)的阻抗，因为从放大元件单元10的漏极端子观察输出端子3，这导致产生IM3。因此，可以降低IM3。图7是示出在图6中所示的高频放大器中在与图5相同的条件下测量的IM3特性的图形。如图7所示，当设置电容器81时，与图5相比，高频侧(高达几百MHz)的IM3减小。然而，纹波R出现在几十MHz附近，这阻碍了在宽带中实现低IM3特性。此外，当从放大元件单元10的输出侧观察输出端子3时的基波的阻抗受到电容器81的影响。因此，与图5相比，IM3通常增加。

[0043] 图8是图示本实施例的高频放大器1的电路配置的图。滤波器电路40连接在输出侧的阻抗匹配电路和参考电位线之间。如上所述，滤波器电路40包括布线图案(电感器)41、电容器42至44和薄膜电阻器45。电感器41和电容器42彼此并联连接以构成LC并联谐振电路40a。电容器44和薄膜电阻器45彼此并联连接以构成CR滤波器电路40b。LC并联谐振电路40a和CR滤波器电路40b经由电容器43彼此串联连接。提供LC并联谐振电路40a以减少基波的信号泄漏。设置电容器43和CR滤波器电路40b以抑制图7中所示的纹波R。薄膜电阻器45具有减小波纹的阻尼功能。电容器43还具有阻止提供给放大元件单元10的漏极端子侧的直流电流流入滤波器电路40的功能。LC并联谐振电路40a和电容器43串联连接在输出侧的阻抗匹配电路和参考电位线之间，从而降低所需频率的阻抗。

[0044] 电容器43的电容比电容器42和44的电容大一位或多位。因此，要减小的频率的信号可以通过滤波器电路40，并且可以获得滤波器电路40的作用。电容器43和44可以由彼此串联或并联连接的多个电容器构成。

[0045] 图9是示出在图8中所示的高频放大器1中在与图5相同的条件下测量的IM3特性的图形。如图9所示，通过电容器43和CR滤波器电路40b的作用减小了图7中所示的纹波R。此外，通过LC并联谐振电路40a的作用，与图7相比，IM3完全减小，并且IM3特性在宽带上得到改善。

[0046] 作为示例，示出了构成滤波器电路40的每个部件的数值。以下数值是当输入到高频放大器1的基波信号的频率是14GHz时的值。

[0047] 电容器42：0.1pF

[0048] 电感器41：1.3nH

[0049] LC并联谐振电路40a的谐振频率fc：14GHz

[0050] 电容器43：5至20nF

[0051] 电容器44：500至2000pF

[0052] 薄膜电阻器45：0.1至5Ω

[0053] 将描述由上述本实施例的高频放大器1获得的效果。高频放大器1包括用于减小IM3的滤波器电路40，但是当滤波器电路40布置得离放大元件单元10更远时，减小IM3的效果变得更小。为了增强减小IM3的效果，期望将滤波器电路40设置在放大元件单元10旁边，但是从高频特性、大规模生产稳定性和降低制造成本的视点来看，每个部件以高密度安装在封装4内部。

[0054] 鉴于这些问题，在本实施例中，每个滤波器电路40设置在耦合电路板30的基板31的中间与位于基板31的与放大元件单元10相反的一侧的角部31e和31f之间的区域中。在耦合电路板30中，耦合电路32设置在基板31上，但是耦合电路32的整个布线图案33的方向A2上的宽度每次来自放大元件单元10的多个漏极焊盘输出的放大的高频信号被耦合时都变窄。因此，在基板31的角部31e和31f旁边产生微小的空的空间。通过将滤波器电路40分别设置在空的空间中，每个滤波器电路40可以设置在放大元件单元10的旁边，并且减少IM3的效果可以显著增强。

[0055] 此外，例如，当滤波器电路如现有技术那样设置在封装外部时，当装置被安装在布线基板上时，除了具有内置晶体管的封装之外，滤波器电路的每个部件必须安装在布线基板上，从而增加了安装步骤的数目。通过如本实施例那样将滤波器电路40设置在封装4内，仅需要将封装4安装在布线基板上，并且可以减少安装步骤的数目。

[0056] 此外，如在本实施例中，滤波器电路40可以包括彼此串联连接的LC并联谐振电路40a和CR滤波器电路40b。这可以减小图7中所示的纹波R，并且改善宽频带上的IM3特性。

[0057] 此外，如在本实施例中，LC并联谐振电路40a可以包括作为电感器的在基板31上的布线图案41，并且CR滤波器电路40b可以包括薄膜电阻器45。因此，可以减少滤波器电路40的部件数目，并且可以进一步小型化滤波器电路40。顺便提及，期望CR滤波器电路40b的电阻值小，以便设定通过与电容器44配合实现的低截止频率。作为降低薄膜电阻器45的电阻值的方法，有一种增加纵横比(平面图中的水平与垂直比率)的方法。还可以设想加厚薄膜电阻材料以降低薄层电阻值，但是在布线图案33的最下层由相同的薄膜电阻材料制成的情况下，仅加厚薄膜电阻器45的电阻材料伴随着步骤数目的增加。如在本实施例中，薄膜电阻器45沿着基板31的长边31b延伸并且设置在布线图案33的最终耦合部分33c和长边31b之间，由此可以在微小的空的空间中有效地设置薄膜电阻器45。此外，可以抑制封装4在方向A1上的尺寸(输入端子2和输出端子3之间的间隔)变大。

[0058] 此外，如在本实施例中，耦合电路32可以包括威尔金森耦合器。这使得可以在确保放大元件单元10的多个漏极焊盘之间的隔离的同时，匹配从输出端子3观察的放大元件单元10的输出阻抗。

[0059] 此外，如在本实施例中，基板31具有在侧表面上在厚度方向上延伸的沟槽31g，并且在沟槽31g内部形成从基板31的主表面延伸到后表面的金属图案。主表面上的参考电位图案48可以经由金属图案电连接到封装4的底板4e。因此，例如，与一般的横向金属化相比，可以减少焊料在参考电位图案48上的流出，并且可以提高电容器44的安装可靠性。此外，即使当基板31由诸如陶瓷的硬质材料制成，或者考虑到布线图案33的布线宽度，基板31形成为厚的时候，与在基板31中形成通孔的方法相比，可以容易地导通基板31的主表面侧和后表面侧。

[0060] 根据本发明的高频放大器不限于上述实施例，并且各种其他修改是可能的。例如，尽管上述实施例的放大元件单元10包括两个放大元件11，但是放大元件单元10可以包括单个放大元件11，或者可以包括三个或更多个放大元件11。即使在这种情况下，当多个漏极端子在方向A2上并排设置时，在耦合电路板30中的基板31的角部31e和31f附近产生空的空间，因此可以有效地设置滤波器电路40。

[0061] 此外，根据本发明的滤波器电路的配置不限于图2和图8中所示的配置。只要滤波器电路改善IM3特性，就可以针对滤波器电路采用各种其他电路。

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