基于余数系统的快速傅立叶变换系统
专利汇可以提供基于余数系统的快速傅立叶变换系统专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种基于余数系统的快速 傅立叶变换 系统，其通过特定的余数基，将传统的基于二进制补码数值表征系统的 快速傅立叶变换 的运算和存储单元划分为多个并行独立的数据通道，以减小系统复杂度和关键路径时延。基于此，本发明公开的基于余数系统的FFT运算结构包括映射与解映射模 块 、余数系统与二进制系统转换模块、基于余数系统的基X的FFT运算单元，以及用于RNS整数的符号检测和数值缩放模块。基于该原理，本发明以2048点FFT为例设计了其基于余数系统的实现结构。，下面是基于余数系统的快速傅立叶变换系统专利的具体信息内容。
1.一种基于余数系统的快速傅立叶变换系统，余数基为{m1，m2，…，mL}，其特征在于，该系统包含：
映射模块，输出数据至余数系统转换器，将二进制补码系统的整数映射到余数系统表示范围中，使在余数系统中正负整数表示与二进制补码系统一致；
基于余数系统的多通道基X快速傅立叶变换运算单元，包含L个模mi蝶形运算单元，用于存储计算中间结果和旋转因子的余数化的存储单元，余数系统整数符号检测和数值缩放模块以及用于同旋转因子相乘的L个模mi乘法器，该变换运算单元由余数系统的余数系统转换器获取数据，运算完成后输出数据至余数系统的二进制转化模块；
解映射模块，将余数系统二进制转化模块转换的结果映射到与二进制补码系统一致的整数表示范围内，使在余数系统中正负整数表示与二进制补码系统一致。
2.根据权利要求1所述的基于余数系统的快速傅立叶变换系统，其特征在于，余数系统转换器中所采用的余数基个数决定了基于余数系统的基X快速傅立叶变换运算单元的独立运算通道个数，每个独立运算通道均由模加法器、模乘法器、存储器和控制逻辑构成，其乘法器、加法器和存储通道按特定的余数基{m1，m2，…，mL}将其划分为L个独立计算的余数通道，各通道运算的基本操作为模加法和模乘法运算。
3.如权利要求1所述的基于余数系统的快速傅立叶变换系统，其特征在于根据所选择的余数基{m1，m2，…，mL}的动态范围M，若输入二进制整数为负数，则将输入加M作为映射结果，否则直接将输入作为映射结果，使之在进行B2R转换前余数系统的正负整数表示与二进制补码系统正负整数表示范围一致。
4.如权利要求1所述的基于余数系统的快速傅立叶变换系统，其特征在于根据所选择的余数基{m1，m2，…，mL}的动态范围M，若输入的余数系统整数为负数，则输入减去M作为解映射结果，否则直接将输入作为解映射结果，使之在进行R2B转换后二进制补码系统的正负整数表示与余数系统正负整数表示范围一致。
5.如权利要求1所述的基于余数系统的快速傅立叶变换系统，其特征在于，该系统是一个2048点快速傅立叶变换运算，由基于余数系统的1级基2快速傅立叶变换运算和5级基4快速傅立叶变换运算单元构成，余数基为{128，127，63}。
6.如权利要求5所述的基于余数系统的快速傅立叶变换系统，其特征在于按照所选择的余数基{128，127，63}将传统快速傅立叶变换运算单元中的基于二进制补码数值表征系统的复数乘法器划分为L通道的复数模乘法器。
7.如权利要求5所述的基于余数系统的快速傅立叶变换系统，其特征在于按照所选择的余数基{128，127，63}将传统快速傅立叶变换运算单元中的基于二进制补码数值表征系统的加法器划分为L通道的模加法器。
8.如权利要求7所述的基于余数系统的快速傅立叶变换系统，其特征在于一个复数模乘法器由4个普通模乘法器、1个模加法器和1个模减法器构成。
9.如权利要求5所述的基于余数系统的快速傅立叶变换系统，其特征在于在特定余数基{128，127，63}下通过余数系统符号检测模块确定余数系统所表示整数的正负特性，若为负数则输出逻辑“1”，否则输出逻辑“0”。
10.如权利要求5所述的基于余数系统的快速傅立叶变换系统，其特征在于在特定余数基{128，127，63}下结合余数系统整数的符号特性，对余数系统整数进行2的幂次方常数除法，即数值缩放。
基于余数系统的快速傅立叶变换系统
技术领域
背景技术
1(i，j∈{1，2，…，L}，ij)，其中GCD(mi，mj)表示mi和mj的最大公因子。对于整数X，其RNS可表示为X＝{x1，x2，…，xL}，其中xi为X对mi的余数。例如，整数11用余数基为{3，
4，5}的RNS表示为{2，3，1}。对于基为{m1，m2，…，mL}的RNS所能表示的整数动态范围为令[0，M)范围内的整数a、b、c的RNS表示分别为{a1，a2，…，aL}、{b1，b2，…，bL}和{c1，c2，…，cL}，根据高斯模运算准则，若ci＝(aiΔbi)modpi，则C＝
发明内容
具体实施方式
5级基4FFT运算单元构成，其中基2和基4FFT运算单元采用余数基{128，127，63}进行余数通道处理，以及与之对应的蝶形运算单元、模加和模乘单元构成，
0，使扩展后的数据宽度分别为7和6的整数倍；N21为602输出数据的第20～14比特，N22为602输出数据的第13～7比特，N23为602输出数据的第6～0比特；N31为603输出数据的第23～18比特，N32为603输出数据的第17～12比特，N33为603输出数据的第11～
6比特，N34为603输出数据的第5～0比特。模127加法器604对N21、N22和N23进行模加运算得到该通道的余数rem127；模63加法器605对N31、N32、N33和N34进行模加运算得到该通道的余数rem63。延迟单元606为一级寄存器。
发明实施例中，先将选定的余数基排序为{2，2-1，2-1}，在R2B模块中各余数通道对应的输入为x1、x2和x3。模减法器703实现 的操作，并且产生控制信号
ctr，当x2≥x1时ctr＝0；当x2＜x1时ctr＝1。子模块701用于计算中间变量T1、T2、T3、T4、T5、T5_1，其中：
410完成各通道的数据与旋转因子的乘法。控制逻辑411根据FFT算法生成存储器804和存储器410的读写地址及相应的蝶形运算单元控制信号。在本实施例中，参与运算的整数被划分为三个通道，这三个通道计算值的存取地址与TCS系统相同，并按比特顺序存放，即存储器804的19～13比特存放模128通道的数值、存储器804的12～6比特存放模127通道的数值、存储器804的5～0比特存放模63通道的数值。相应，旋转因子存储器410的19～13比特存放模128通道的数值、旋转因子存储器410的12～6比特存放模127通道的数值、旋转因子存储器410的5～0比特存放模63通道的数值。
411选择输出蝶形单元的输入或模加运算结果作为蝶形运算单元的输出。
子模块BUTFLY_UNIT63为例，当第一级基2-FFT模块余数基为2-1的通道的输出(即410的输出)数据到达第二级第一个蝶形结子模块BUTFLY_UNIT63时，其控制逻辑根据din_dv信号，将该数据的前512个样点存入RAM中，在第513个数据到来的同时，开始读出已存在RAM中的前512个数据，送入到蝶形运算单元进行处理，根据算法结构将处理结果送往下一级且先存入RAM中。该过程周而复始，从而完成流水运算，使得可进行数据的连续处理。本实施例图1中的基4FFT运算单元104、105、106、107具有与图7所示的相同结构，但基4FFT运算单元108中无需做旋转因子相乘，即108中无图7所示的1104模块。
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