以往，作为可对应于多个通信方式的快速傅立叶变换电路(以下，称为“多 模式快速傅立叶变换电路”)，例如有专利文献1中所记载的电路。
图1是表示专利文献1中所记载的以往的多模式快速傅立叶变换电路的 结构的方框图。
图1所示的多模式快速傅立叶变换电路1具有：串行并行变换电路11、 串行并行变换电路12、开关13、FFT(Fast Fourier Transform：快速傅立叶变 换)电路14、并行串行变换电路15、稀疏电路16、振幅调整电路17、零信号 生成电路18、串行并行变换电路19、以及合成器20。
在该电路1中，在与需要P(＝2048)点的FFT处理的OFDM(Orthogonal Frequency Division Multiplexing：正交频分复用)方式、以及需要Q(＝64)点的 FFT处理的OFDM方式对应时，都进行P点的FFT处理。这里，在接收需要 Q点的FFT处理的OFDM方式的信号时，在合成器20将接收信号与从零信 号生成电路18输出的零值的数据进行合成，由此将Q个并行数据变换为P 个并行数据，从而进行P点的FFT处理。

发明需要解决的问题
然而，在上述的以往的多模式快速傅立叶变换电路中，存在以下的问题： 即使在接收需要Q(＜P)点的FFT处理的OFDM方式的信号时，也进行P点 的FFT处理，因此进行多余的运算，无法实现运算资源的最优化。
另外，近年来，对具有电视的接收功能的通信装置的需求增高，需要能 够对任意的多个通信方式(不限定于OFDM方式)同时进行FFT处理的多模式 快速傅立叶变换电路，以使在通信中也可接收电视。在这样的多模式快速傅 立叶变换电路中，对多个FFT处理进行效率化而实现运算资源的最优化，可 带来电路的小型化和节电化，极为有益。
本发明的目的在于提供能够对应于多个通信方式，同时实现运算资源的 最优化的快速傅立叶变换电路。
解决该问题的方案
本发明的快速傅立叶变换电路所采用的结构包括：第一缓冲器，存储2N (N为自然数)个数字信号，输出被重新排序到位反转的位置的数字信号，所述 位反转是使各个比特的排列顺序反转；第二缓冲器，存储2M(M为自然数， 其中，M≤N)个数字信号，输出被重新排序到位反转的位置的数字信号；第一 快速傅立叶变换处理单元，对从所述第一缓冲器输出的数字信号进行第一蝶 形运算处理、以及对从所述第二缓冲器输出的数字信号进行第二蝶形运算处 理；第二快速傅立叶变换处理单元，对所述第一蝶形运算处理后的数字信号 进行蝶形运算处理；以及第三快速傅立叶变换处理单元，对所述第二蝶形运 算处理后的数字信号进行蝶形运算处理。
本发明的快速傅立叶变换电路所采用的结构包括：第一缓冲器，存储2N (N为自然数)个数字信号，输出被重新排序到位反转的位置的数字信号，所述 位反转是使各个比特的排列顺序反转；第二缓冲器，存储2M(M为自然数， 其中，M≤N)个数字信号，输出被重新排序到位反转的位置的数字信号；第一 快速傅立叶变换处理单元，对从所述第一缓冲器输出的数字信号进行第一蝶 形运算处理、以及对从所述第二缓冲器输出的数字信号进行第二蝶形运算处 理；第二快速傅立叶变换处理单元，对所述第一蝶形运算处理后的数字信号 进行第三蝶形运算处理、以及对所述第二蝶形运算处理后的数字信号进行第 四蝶形运算处理；以及第三快速傅立叶变换处理单元，对所述第三蝶形运算 处理后的数字信号进行蝶形运算处理。
另外，本发明的快速傅立叶变换电路所采用的结构包括：第一缓冲器， 存储2N(N为自然数)个数字信号，输出被重新排序到位反转的位置的数字信 号，所述位反转是使各个比特的排列顺序反转；第二缓冲器，存储2N-1个数 字信号，输出被重新排序到位反转的位置的数字信号；N个数据存储单元， 连接到所述第一缓冲器的后级端，存储数字信号；(N-1)个数据存储单元，连 接到所述第二缓冲器的后级端，存储数字信号；N个蝶形运算单元，对所述 N个数据存储单元所存储的数字信号，进行从第一级至第N级的蝶形运算处 理、以及对所述(N-1)个数据存储单元所存储的数字信号，进行从第一级至第 (N-1)级的蝶形运算处理；以及N个开关，对从所述第一缓冲器或所述第二缓 冲器、以及所述N个蝶形运算单元所输入的数字信号的输出目的地进行切换， 所述N个开关分别根据设定，将所输入的数字信号输出到下一级的数据存储 单元或下一级的开关。
发明的效果
根据本发明，能够对应于多个通信方式，同时实现运算资源的最优化。
附图说明
图1是表示一例以往的多模式快速傅立叶变换电路的方框图。
图2是表示本发明实施方式1的快速傅立叶变换电路的结构的方框图。
图3是表示在实施方式1中的数字信号的重新排序和蝶形运算的情形的 图。
图4是表示在实施方式1中的蝶形运算单元的结构的方框图。
图5是表示实施方式1的一个变更例的方框图。
图6是表示实施方式1的其他的变更例的方框图。
图7是表示实施方式1的另外一个变更例的方框图。
图8是表示本发明实施方式2的快速傅立叶变换电路的结构的方框图。
图9是表示在实施方式2中的开关的结构的方框图。
图10是表示在实施方式2中的其他的开关的结构的方框图。
图11是表示本发明实施方式3的通信装置的结构的方框图。

以下，参照附图详细地说明本发明的实施方式。
(实施方式1)
图2是表示本发明实施方式1的快速傅立叶变换电路的结构的方框图。
图2所示的快速傅立叶变换电路(以下，称为“FFT电路”)100是可对应于 多个通信方式的多模式快速傅立叶变换电路。
这里，说明将需要2N点(N为自然数)的FFT处理的通信方式、以及需要 2M点(M为自然数，其中，设M≤N)的FFT处理的通信方式同时进行处理的情 况。
在进行2N点的FFT处理时，需要进行N级的基数(radix)2的蝶形运算处 理，在进行2M点的FFT处理时，需要进行M级的基数2的蝶形运算处理。
在图2所示的FFT电路100具有第一FFT处理单元110、第二FFT处理 单元120、第三FFT处理单元130、系数存储单元140、以及控制单元150。
第一FFT处理单元110具有第一缓冲器111、从第1-1至第1-(M-1)为止 的(M-1)个数据存储单元112-1～112-(M-1)、第二缓冲器113、从第2-1至第 2-(M-1)为止的(M-1)个数据存储单元114-1～114-(M-1)、以及从第1至第(M-1) 为止的(M-1)个蝶形运算单元115-1～115-(M-1)。
由此，第一FFT处理单元110对输入到第一缓冲器111和第二缓冲器113 的数字信号，进行(M-1)级(也就是说，从第一级至第(M-1)级为止)的FFT处理。
第二FFT处理单元120具有从第1-M至第1-N为止的(N-M+1)个数据存 储单元121-M～121-N、以及从第M至第N为止的(N-M+1)个蝶形运算单元 122-M～122-N。由此，第二FFT处理单元120对输入到第一缓冲器111并且 在第一FFT处理单元110进行了FFT处理的数字信号，进行(N-M+1)级(也就 是说，从第M级至第N级为止)的FFT处理。
第三FFT处理单元130具有第2-M的数据存储单元131、以及第2-M的 蝶形运算单元132。由此，第三FFT处理单元130对输入到第二缓冲器113 并且在第一FFT处理单元110进行了FFT处理的数字信号，进行一级(也就 是说，第M级)的FFT处理。
第一缓冲器111存储2N个数字信号，通过控制单元150的控制，将所存 储的数字信号输出到第1-1的数据存储单元112-1。此时，输入到第一缓冲器 111的数字信号被重新排序到位反转(bit reversal)的位置并输出，所述位反转 是使各个比特的排列顺序反转。例如，如图3所示，对所输入的数字信号， 使0、1、...、2N-2、2N-1的排列，变换成重新排序到位反转的位置 的0、2N-1、...、2N-1-1、2N-1的排列并输出。
第二缓冲器113存储2M个数字信号，通过控制单元150的控制，将所存 储的数字信号输出到第2-1的数据存储单元114-1。此时，在第二缓冲器113 中所输入的数字信号与第一缓冲器111同样，被重新排序到位反转的位置并 输出。例如，如图3所示，对所输入的数字信号，使0、1、...、2M-2、 2M-1的排列，变换成重新排序到位反转的位置的0、2M-1、...、2M-1 -1、2M-1的排列并输出。
另外，在本实施方式中，第一缓冲器111和第二缓冲器113分别包含在 第一FFT处理单元110中，但当然并不限定于此。第一缓冲器111和第二缓 冲器113也都可配置在第一FFT处理单元110的外面。此时，第一FFT处理 单元由(M-1)个数据存储单元112-1～112-(M-1)、(M-1)个数据存储单元 114-1～114-(M-1)、以及(M-1)个蝶形运算单元115-1～115-(M-1)构成。
第1-1的数据存储单元112-1和第2-1的数据存储单元114-1分别存储2 M-1个数字信号。在第1-1的数据存储单元112-1或第2-1的数据存储单元114-1 中存储2M-1个数字信号时，在第一蝶形运算单元115-1中，对所存储的2M-1 个数字信号进行第一级的基数2的蝶形运算。此时，对于在第1-1的数据存 储单元112-1中所存储的数字信号的蝶形运算的结果被输出到第1-2的数据存 储单元112-2。另外，对于在第2-1的数据存储单元114-1中所存储的数字信 号的蝶形运算的结果被输出到第2-2的数据存储单元114-2。
如图3所示，第一蝶形运算单元115-1分别使用从系数存储单元140输 入的系数，对在第1-1的数据存储单元112-1或第2-1的数据存储单元114-1 中所存储的2M-1个数字信号的第一个和第二个、第三个和第四个、第(2M-1-1) 个和第2M-1个，进行第一级的基数2的蝶形运算。
在将在第1-1的数据存储单元112-1中所存储的数字信号设为f1(1，n)、 将所输入的系数设为W1(1，n)时，所输出的数字信号由下面的(式1)和(式2) 表示。
f1(2，n)＝f1(1，n)+W1(1，n)×f1(1，n+1)...(式 1)
f1(2，n+1)＝f1(1，n)-W1(1，n)×f1(1，n+1)...(式 2)
另外，在将在第2-1的数据存储单元114-1中所存储的数字信号设为f2(1， n)、将所输入的系数设为W2(1，n)时，所输出的数字信号由下面的(式3)和(式 4)表示。
f2(2，n)＝f2(1，n)+W2(1，n)×f2(1，n+1)...(式 3)
f2(2，n+1)＝f2(1，n)-W2(1，n)×f2(1，n+1)...(式 4)
其中，系数W1(1，n)由下面的(式5)表示。
W1(1，n)＝exp(-j2πk1(1，n)/2N)...(式5)
另外，系数W2(1，n)由下面的(式6)表示。
W2(1，n)＝exp(-j2πk2(1，n)/2M)...(式6)
此时，因为k1(1，n)＝0或2N-1、k2(1，n)＝0或2M-1，所以(式5)和(式 6)为W1(1，n)＝W2(1，n)＝1或-1。
也就是说，对在第1-1的数据存储单元112-1中所存储的数字信号和在 第2-1的数据存储单元114-1中所存储的数字信号，能够共用第一蝶形运算单 元115-1所使用的系数。
图4是表示进行基数2的蝶形运算的第一蝶形运算单元115-1的结构的 方框图。
第一蝶形运算单元115-1具有四个开关161、162、163和164、加法器 165、减法器166、以及乘法器167。如图2所示，第一蝶形运算单元115-1 由控制单元150进行控制。各个开关161～164由控制单元150控制在H或L 的位置。在各个开关161～164的位置是H时，作为对于在第1-1的数据存储 单元112-1中所存储的数字信号的蝶形运算结果，从开关163输出由(式1)表 示的数字信号，从开关164输出由(式2)表示的数字信号。另一方面，在各个 开关161～164的位置是L时，作为对于在第2-1的数据存储单元114-1中所 存储的数字信号的蝶形运算结果，从开关163输出由(式3)表示的数字信号， 从开关164输出由(式4)表示的数字信号。
其后，重复进行存储到数据存储单元的数字信号的存储、以及对于所存 储的数字信号的蝶形运算。然后，如图3所示，第(M-1)的蝶形运算单元 115-(M-1)使用从系数存储单元140输入的系数，对在第1-(M-1)的数据存储单 元112-(M-1)或第2-(M-1)的数据存储单元114-(M-1)中所存储的2M-1个数字信 号，进行第(M-1)级的基数2的蝶形运算。
在将在第1-(M-1)的数据存储单元112-(M-1)中所存储的数字信号设为f1 (M-1，n)、将所输入的系数设为W1(M-1，n)时，所输出的数字信号由下面的 (式7)和(式8)表示。
f1(M，n)＝f1(M-1，n)+W1(M-1，n)×f1(M-1， n+2M-2)...(式7)
f1(M，n+2M-2)＝f1(M-1，n)-W1(M-1，n)×f1 (M-1，n+2M-2)...(式8)
另外，在将在第2-(M-1)的数据存储单元114-(M-1)中所存储的数字信号 设为f2(M-1，n)、将所输入的系数设为W2(M-1，n)时，所输出的数字信号由 下面的(式9)和(式10)表示。
f2(M，n)＝f2(M-1，n)+W2(M-1，n)×f2(M-1， n+2M-2)...(式9)
f2(M，n+2M-2)＝f2(M-1，n)-W2(M-1，n)×f2 (M-1，n+2M-2)...(式10)
这里，系数W1(M-1，n)由下面的(式11)表示。
W1(M-1，n)＝exp(-j2πk1(M-1，n)/2N)...(式 11)
另外，系数W2(M-1，n)由下面的(式12)表示。
W2(M-1，n)＝exp(-j2πk2(M-1，n)/2M)...(式 12)
此时，因为k1(M-1，n)＝2N-(M-1)×(0，1，...，2M-1-2， 2M-1-1)、k2(M-1，n)＝2M-(M-1)×(0，1，...，2M-1-2， 2M-1-1)，所以(式11)和(式12)为W1(M-1，n)＝W2(M-1，n) ＝exp(-j2π/2M-1×(0，1，...，2M-1-2，2M-1-1))。
也就是说，对在第1-(M-1)的数据存储单元112-(M-1)中所存储的数字信 号和在第2-(M-1)的数据存储单元114-(M-1)中所存储的数字信号，能够共用 第(M-1)的蝶形运算单元115-(M-1)所使用的系数。
在第1-(M-1)的数据存储单元112-(M-1)中所存储的数字信号的蝶形运算 结果，被输出到在第二FFT处理单元120中的第1-M的数据存储单元121-M。
另外，在第2-(M-1)的数据存储单元114-(M-1)中所存储的数字信号的蝶 形运算结果，被输出到在第三FFT处理单元130中的第2-M的数据存储单元 131。
第1-M的数据存储单元121-M存储2N个数字信号。在存储相当于2N-M +1次(＝2N个)的、从第(M-1)的蝶形运算单元115-(M-1)输入的2M-1个数字信号 时，在第M的蝶形运算单元122-M中，使用从系数存储单元140输入的系数， 对所存储的2N个数字信号，进行第M级的基数2的蝶形运算。
其后，重复进行存储到数据存储单元的数字信号的存储、以及对于所存 储的数字信号的蝶形运算。然后，第N蝶形运算单元122-N使用从系数存储 单元140输入的系数，对在第1-N数据存储单元121-N中所存储的2N个数字 信号进行第N级的基数2的蝶形运算。
在将在第1-N数据存储单元121-1中所存储的数字信号设为f1(N，n)、 将所输入的系数设为W1(N，n)时，所输出的数字信号由下面的(式13)和(式 14)表示，并且作为输入到第一缓冲器111的数字信号的最终FFT处理结果， 从FFT电路100输出。
f1(N+1，n)＝f1(N，n)+W1(N，n)×f1(N，n+2 N-1)...(式13)
f1(N+1，n+2N-1)＝f1(N，n)-W1(N，n)×f1(N， n+2N-1)...(式14)
其中，系数W1(N，n)由下面的(式15)表示。
W1(N，n)＝exp(-j2πk1(N，n)/2N)...(式15)
其中，因为k1(N，n)＝2N-N×(0，1，...，2N-2，2N-1)， 所以(式15)由下面的(式16)表示。
W1(N，n)＝exp(-j2π/2N×(0，1，...，2N-2，2N -1))...(式16)
另一方面，第2-M数据存储单元131存储2M个数字信号。在存储相当于 2次(＝2M个)的、从第(M-1)蝶形运算单元115-(M-1)输入的2M-1个数字信号时， 在蝶形运算单元132中，使用从系数存储单元140输入的系数，对所存储的 2M个数字信号，进行第M级的基数2的蝶形运算。
在将在第2-M数据存储单元131中所存储的数字信号设为f2(M，n)、将 所输入的系数设为W2(M，n)时，所输出的数字信号由下面的(式17)和(式18) 表示，并且作为输入到第二缓冲器113的数字信号的最终FFT处理结果，从 FFT电路100输出。
f2(M+1，n)＝f2(M，n)+W2(M，n)×f2(M，n+2 M-1)...(式17)
f2(M+1，n+2M-1)＝f2(M，n)-W2(M，n)×f2(M， n+2M-1)...(式18)
此时，系数W2(M，n)由下面的(式19)表示。
W2(M，n)＝exp(-j2πk2(M，n)/2M)...(式19)
其中，(式19)为k2(M，n)＝2M-M×(0，1，...，2M-2，2M -1)，所以由下面的(式20)表示。
W2(M，n)＝exp(-j2π/2M×(0，1，...，2M-2，2M -1))...(式20)
这样，根据本实施方式，通过对多个通信方式(需要2N点的FFT处理的 通信方式、以及需要2M点的FFT处理的通信方式)设置缓冲器，并且变更所 存储的数字信号的排列顺序，从而能够共用一部分的蝶形运算单元115-1～ 115-(M-1)。因此，能够对应于多个通信方式，同时实现运算资源的最优化。 而且，在所共用的各个蝶形运算单元115-1～115-(M-1)中，也能够共用要使 用的系数，所以能够进一步地实现运算资源的最优化。
另外，在本实施方式中，以基数2的蝶形运算为例进行了说明，但蝶形 运算的基数不限定于2。也可采用以下结构，即通过除了基数2以外的基数4 或基数8等不同的基数进行蝶形运算，减少蝶形运算的级数。
另外，本实施方式能够变更为其他的结构。以下，说明几个变更例。
图5是表示本实施方式的一个变更例的方框图。
本变更例是共用第M蝶形运算单元的情况。
也就是说，图5所示的FFT电路100a具有第二FFT处理单元120a和第 三FFT处理单元130a。第二FFT处理单元120a具有以下的结构，即从图2 所示的实施方式1中的第二FFT处理单元120中，删除第1-M数据存储单元 121-M以及第M蝶形运算单元122-M。另外，第三FFT处理单元130a具有 以下的结构，即从图2所示的实施方式1中的第三FFT处理单元130中，删 除蝶形运算单元132，并且追加第1-M数据存储单元171以及第M蝶形运算 单元172。
此时，第1-M数据存储单元171存储2M个数字信号，并且能够对分别在 第1-M数据存储单元171和第2-M数据存储单元131中所存储的数字信号， 共用第M蝶形运算单元172。
在第1-M的数据存储单元171中所存储的数字信号的蝶形运算结果，被 输出到在第二FFT处理单元120a中的第1-(M+1)的数据存储单元121-(M+1)。 另外，在第2-M数据存储单元131中所存储的数字信号的蝶形运算结果，作 为在第二缓冲器113中所输入的数字信号的最终FFT处理结果，从FFT电路 100输出。
图6是表示本实施方式的其他的变更例的方框图。
在图2和图5所示的FFT电路100和100a中，第二FFT处理单元120 和120a进行管道(pipe line)型的FFT处理，相对于此，本变更例是进行记忆 基础型的FFT处理的情况。也就是说，图6所示的FFT电路100b具有各自 一个的数据存储单元181和蝶形运算单元182。这样，图6所示的FFT电路 100b仅具有各自一个的数据存储单元181和蝶形运算单元182，这点与图2 和图5所示的FFT电路100和100a不同。
在图6所示的FFT电路100b(第二FFT处理单元120b)中，数据存储单 元181存储2N个数字信号。例如，在将图6的结构适用于图2的结构的情况 下，在存储相当于2N-M+1次(＝2N个)的、从第M-1蝶形运算单元115-(M-1)输 入的2M-1个数字信号时，蝶形运算单元182使用从系数存储单元140输入的 系数，对所存储的2N个数字信号进行第M级的基数2的蝶形运算。该蝶形运 算的结果随时被盖写在数据存储单元181的数据中。其后，在重复进行数据 存储单元181的数据的盖写以及对于所盖写的数字信号的蝶形运算，并且进 行第N级的基数2的蝶形运算时，从数据存储单元181输出的数字信号作为 在第一缓冲器中所输入的数字信号的FFT处理结果，从FFT处理单元100b 输出。另外，在将图6的结构适用于图5的结构时，从第M+1级的基数2的 蝶形运算开始进行。
根据本变更例，与图2和图5所示的管道型的结构相比，无需在第二FFT 处理单元120b中设置多个数据存储单元和多个蝶形运算单元，只要设置各自 一个的数据存储单元181和蝶形运算单元182即可，从而能够实现FFT电路 的小型化。
图7是表示本实施方式的另外一个变更例的方框图。
本变更例是第一FFT处理单元具有开关的情况。也就是说，在图7所示 的FFT电路100c中，第一FFT处理单元(例如，图2所示的第一FFT处理单 元110)进一步地具有两个开关191和192。此时，例如，在两个通信方式中 未以任意一方的通信方式进行通信时，通过切换开关191，第1-1数据存储单 元112-1和第2-1数据存储单元114-1分别从第一缓冲器111每次存储2M-1 个数字信号，可将第1-1的数据存储单元112-1和第2-1数据存储单元114-1 视为一个存储2M个数字信号的数据存储单元，能够快速地进行FFT处理。
换言之，在需要只有一个系统进行FFT处理时，第一FFT处理单元每2 M个地进行(M-1)级的蝶形运算处理。也就是说，能够对在第一FFT处理单元 中的蝶形运算分配两倍的数据区域，从而能够实现在FFT电路中的运算的快 速化。
(实施方式2)
图8是表示本发明实施方式2的快速傅立叶变换电路的结构的方框图。 另外，图8的快速傅立叶变换电路(FFT电路)200具有与图2所示的FFT电路 100同样的基本结构，对相同的结构要素赋予相同的标号，并且省略其说明。
本实施方式的特征在于，具有能够在最大2N点和2N-1点进行任意的点数 的FFT处理的结构。
因此，图8所示的FFT电路200具有第一缓冲器211、从第1-1至第1-N 为止的N个数据存储单元212-1～212-N、第二缓冲器213、从第2-1至第2-(N-1) 为止的(N-1)个数据存储单元214-1～214-(N-1)、从第一至第N为止的N个蝶 形运算单元215-1～215-N、从第一至第(N+1)为止的(N+1)个开关216-1～ 216-(N+1)、系数存储单元140a、以及控制单元150a。
第一缓冲器211最多存储2N个数字信号，通过控制单元150a的控制， 将所存储的数字信号输出到第一开关216-1。此时，如图3所示，对所输入的 数字信号与在实施方式1中的第一缓冲器111同样，使0，1，...，2N-2， 2N-1的排列，变换为重新排序到位反转的位置的0，2N-1，...，2N-1 -1，2N-1的排列并输出。
第二缓冲器213最多存储2N-1个数字信号，通过控制单元150a的控制， 将所存储的数字信号输出到第一开关216-1。此时，如图3所示，对所输入的 数字信号与在实施方式1中的第二缓冲器113同样，使其0、1、...、2N- 1-2、2N-1-1的排列，变换为重新排序到位反转的位置的0、2N-2、...、 2N-2-1、2N-1-1的排列并输出。
如图9所示，第一开关216-1具有两个开关221和222，并且由控制单 元150a控制。也就是说，各个开关221和222由控制单元150a控制在H或 L的位置。在开关221的位置是L时，来自第一缓冲器211的输入信号被输 出到第1-1数据存储单元212-1，而在开关221的位置是H时，被输出到第二 开关216-2。另外，在开关222的位置是L时，来自第二缓冲器213的输入信 号被输出到第2-1数据存储单元214-1，而在开关222的位置是H时，被输出 到第二开关216-2。
从第1-1至第1-N为止的数据存储单元212-1～212-N存储21～2N个数字 数据。在从第1-1至第1-N为止的数据存储单元212-1～212-N中存储21～2 N个数字信号时，在从第一至第N为止的蝶形运算单元215-1～215-N中，使 用从系数存储单元140a输入的系数，分别对所存储的21～2N个数字信号进行 从第一级至第N级为止的基数2的蝶形运算。
从第2-1至第2-(N-1)为止的数据存储单元214-1～214-(N-1)存储21～2N -1个数字数据。在从第2-1至第2-(N-1)为止的数据存储单元214-1～214-(N-1) 中存储21～2N-1个数字信号时，在从第一至第(N-1)为止的蝶形运算单元 215-1～215-(N-1)中，使用从系数存储单元140a输入的系数，分别对所存储 的21～2N-1个数字信号进行从第一级至第(N-1)级为止的基数2的蝶形运算。
如图3和图4所示，从第一至第N为止的蝶形运算单元215-1～215-N 与在实施方式1中的蝶形运算单元同样，使用从系数存储单元140a输入的系 数，分别对在从第1-1至第1-N为止的数据存储单元212-1～212-N或从第2-1 至第2-(N-1)为止的数据存储单元214-1～214-(N-1)中所存储的21～2N个数字 信号，进行从第一级至第N级为止的基数2的蝶形运算。
从第二至第(N-1)为止的开关216-2～216-(N-1)具有四个开关。这里，以 第二开关216-2为例进行说明。如图9所示，第二开关216-2具有四个开关 231、232、233和234，并且由控制单元150a控制。也就是说，各个开关231～ 234由控制单元150a控制在H或L的位置。
具体而言，在开关231的位置是L的情况下，对于在第一蝶形运算单元 215-1中的第1-1的数据存储单元212-1中所存储的数字信号的第一级的蝶形 运算的结果，在开关232的位置是L时，被输出到第1-2数据存储单元212-2， 而在开关232的位置是H时，被输出到第三开关216-3。
另外，在开关233的位置是L的情况下，对于在第一蝶形运算单元215-1 中的第2-1的数据存储单元214-1中所存储的数字信号的第一级的蝶形运算的 结果，在开关234的位置是L时，被输出到第2-2数据存储单元214-2，而在 开关234的位置是H时，被输出到第三开关216-3。
另外，在开关231的位置是H的情况下，来自第一开关216-1的输入信 号，在开关232的位置是L时，被输出到第1-2数据存储单元212-2，而在开 关232的位置是H时，被输出到第三开关216-3。
另外，在开关233的位置是H的情况下，来自第一开关216-1的输入信 号，在开关234的位置是L时，被输出到第2-2数据存储单元214-2，而在开 关234的位置是H时，被输出到第三开关216-3。
另外，从第三至第(N-1)为止的开关216-3～216-(N-1)的结构和动作与第 二开关216-2同样，所以省略其说明。
如图10所示，第N开关216-N具有三个开关241、242和243，并且由 控制单元150a控制。也就是说，各个开关241～243由控制单元150a控制在 H或L的位置。
具体而言，在开关241的位置是L的情况下，对于在第(N-1)蝶形运算单 元215-(N-1)中的第1-(N-1)的数据存储单元212-(N-1)中所存储的数字信号的 第(N-1)级的蝶形运算的结果，在开关242的位置是L时，被输出到第1-N数 据存储单元212-N，而在开关242的位置是H时，被输出到第(N+1)开关 216-(N+1)。
另外，在开关241的位置是H的情况下，来自第(N-1)开关216-(N-1)的 输入信号，在开关242的位置是L时，被输出到第1-N数据存储单元212-N， 而在开关242的位置是H时，被输出到第(N+1)开关216-(N+1)。
另外，在开关243的位置是L时，对于第(N-1)蝶形运算单元215-(N-1) 中的第2-(N-1)数据存储单元214-(N-1)中所存储的数字信号的第(N-1)级的蝶 形运算的结果，作为FFT电路200的FFT处理结果被输出。
另外，在开关243的位置是H时，来自第(N-1)开关216-(N-1)的输入信 号作为FFT电路200的FFT处理结果被输出。
如图10所示，第(N+1)开关216-(N+1)具有一个开关251，并且由控制单 元150a控制。也就是说，开关251由控制单元150a控制在H或L的位置。 在开关251的位置是L时，对于第N蝶形运算单元215-N中的第1-N数据存 储单元212-N中所存储的数字信号的第N级的蝶形运算的结果，作为FFT电 路200的FFT处理结果被输出。另外，在开关251的位置是H时，来自第N 开关216-N的输入信号作为FFT电路200的FFT处理结果被输出。
接着，说明具体的动作例。
首先，说明例如进行2N点和2N-1点之间的FFT处理的情况。
此时，第一开关216-1将内置的两个开关221和222都设定在L的位置。
由此，控制第一开关216-1，以使(1)来自第一缓冲器211的输入信号输 出到第1-1数据存储单元212-1，(2)来自第二缓冲器213的输入信号输出到第 2-1数据存储单元214-1。
另外，从第二至第(N-1)为止的开关216-2～216-(N-1)分别将内置的四个 开关231～234都设定在L的位置。
由此，分别控制从第二至第(N-1)的开关216-2～216-(N-1)，以使：(1)对 于从第一至第(N-2)为止的蝶形运算单元215-1～215-(N-2)中的、从第1-1至第 1-(N-2)为止的数据存储单元212-1～212-(N-2)中所存储的数字信号的、从第一 级至第(N-2)级为止的蝶形运算的结果，输出到从第1-2至第1-(N-1)为止的数 据存储单元212-2～212-(N-1)，(2)对于从第一至第(N-2)为止的蝶形运算单元 215-1～215-(N-2)中的、从第2-1至第2-(N-2)为止的数据存储单元214-1～ 214-(N-2)中所存储的数字信号的、从第一级至第(N-2)级为止的蝶形运算结 果，输出到从第2-2至第2-(N-1)为止的数据存储单元214-2～214-(N-1)。
另外，第N开关216-N将内置的三个开关241～243都设定在L的位置。
由此，控制第N开关216-N，以使：(1)对于第(N-1)蝶形运算单元215-(N-1) 中的第1-(N-1)数据存储单元212-(N-1)中所存储的数字信号的第(N-1)级的蝶 形运算的结果，输出到第1-N数据存储单元212-N，(2)对于在第(N-1)蝶形运 算单元215-(N-1)中的第2-(N-1)数据存储单元214-(N-1)中所存储的数字信号 的第(N-1)级的蝶形运算的结果，作为FFT电路200的FFT处理结果而输出。
另外，第(N+1)开关216-(N+1)将内置的一个开关251设定在L的位置。
由此，控制第(N+1)开关216-(N+1)，以使对于第N蝶形运算单元215-N 中的第1-N数据存储单元212-N中所存储的数字信号的第N级的蝶形运算的 结果，作为FFT电路200的FFT处理结果而输出。
接着，说明例如进行2N-1点和25点之间的FFT处理的情况。
此时，第一开关216-1将内置的两个开关221和222都设定在L的位置。
由此，控制第一开关216-1，以使：(1)来自第一缓冲器211的输入信号 输出到第1-1数据存储单元212-1，(2)来自第二缓冲器213的输入信号输出到 第2-1数据存储单元214-1。
另外，从第二至第(N-1)为止的开关216-2～216-(N-1)对在所内置的四个 开关中，(i)对于开关231和开关232而言，将其都设定在L的位置，(ii)对于 开关233而言，在从第二至第六为止的开关216-2～216-6的情况下，将其设 定在L的位置，而在从第七至第(N-1)开关216-7～216-(N-1)的情况下，将其 设定在H的位置，(iii)对于开关234而言，在从第二至第五为止的开关216-2～ 216-5的情况下，将其设定在L的位置，而在从第六至第(N-1)为止的开关 216-6～216-(N-1)的情况下，将其设定在H的位置。由此，分别控制从第二至 第(N-1)的开关216-2～216-(N-1)，以使：(1)对于从第一至第(N-2)为止的蝶形 运算单元215-1～215-(N-2)中的、从第1-1至第1-(N-2)为止的蝶形存储单元 212-1～212-(N-2)中所存储的数字信号的、从第一级至第(N-2)级为止的蝶形运 算的结果，输出到从第1-2至第1-(N-1)为止的数据存储单元212-2～ 212-(N-1)，(2)对于从第一至第四为止的蝶形运算单元215-1～215-4中的、从 第2-1至第2-4为止的数据存储单元214-1～214-4中所存储的数字信号的、 从第一级至第四级为止的蝶形运算的结果，输出到从第2-2至第2-5为止的数 据存储单元214-2～214-5，(3)对于在第五蝶形运算单元215-5中的第2-5数 据存储单元214-5中所存储的数字信号的第五级的蝶形运算的结果，输出到 第N开关216-N。
另外，第N开关216-N对内置的三个开关中，将开关241设定在L的位 置，将开关242设定在H的位置，将开关243设定在H的位置。由此，控制 第N开关216-N，以使：(1)对于第(N-1)蝶形运算单元215-(N-1)中的第1-(N-1) 数据存储单元212-(N-1)中所存储的数字信号的第(N-1)级的蝶形运算的结果， 输出到第(N+1)数据存储单元216-(N+1)，(2)对于在第五蝶形运算单元215-5 中的第2-5数据存储单元214-5中所存储的数字信号的第五级的蝶形运算的结 果，作为FFT电路200的FFT处理结果而输出。
另外，第(N+1)开关216-(N+1)将内置的一个开关251设定在H的位置。
由此，控制第(N+1)开关216-(N+1)，以使对于第(N-1)蝶形运算单元 215-(N-1)中的第1-(N-1)数据存储单元212-(N-1)中所存储的数字信号的第 (N-1)级的蝶形运算结果，作为FFT电路200的FFT处理结果而输出。
接着，说明例如在第二蝶形运算单元215-2中，进行基数4的蝶形运算 的情况。
此时，将在第一开关216-1中的两个开关221和222都设定在H的位置， 并且对于在第二开关216-2中的四个开关而言，将开关231和开关233设定 在H的位置，而将开关232和开关234设定在L的位置。然后，使用从系数 存储单元140a输入的系数，对在第1-2数据存储单元212-2中所存储的数字 信号进行基数4的蝶形运算，并且将运算结果输出到第1-3数据存储单元 212-3。另外，使用从系数存储单元140a输入的系数，对在第2-2数据存储单 元214-2中所存储的数字信号进行基数4的蝶形运算，并且将运算结果输出 到第2-3数据存储单元214-3。这样，通过利用开关变更要使用的蝶形运算的 级数，能够以不同的基数进行蝶形运算。
这样，根据本实施方式，除了实施方式1的效果之外，还利用开关任意 地切换FFT处理的点数，所以能够同时进行多个任意的点数的FFT处理，从 而能够灵活地对应多个通信方式。
(实施方式3)
图11是表示本发明实施方式3的通信装置的结构的方框图。
另外，这里，说明将实施方式1的FFT电路100适用于通信装置的情况。
图11所示的通信装置300除了图2所示的实施方式1的FFT电路100 之外，还具有第一天线310、第二天线312、第一接收单元320、第二接收单 元322、第一基带信号处理单元330、以及第二基带信号处理单元332。
第一接收单元320将通过第一天线310接收的第一无线系统的无线频率 信号变换为数字信号而输出。
另外，第二接收单元322将通过第二天线312接收的第二无线系统的无 线频率信号变换为数字信号而输出。
这里，作为一个例子，以第一无线系统是DVB-H(Digital Video Broadcasting-Handheld：手持式数字视频广播)方式，而第二无线系统是 IEEE(Institute of Electrical and Electronics Engineers美国电气及电子工程师学 会)802.11a方式的情况为例进行说明。
DVB-H方式需要4096(＝212)点的FFT处理，IEEE802.11a方式需要64(＝2 6)点的FFT处理，所以FFT电路100进行假设在实施方式1中N＝12、M＝16 时的FFT处理。
也就是说，第一缓冲器111存储4096个数字信号，而第二缓冲器113存 储64个数字信号。第一FFT处理单元110具有从第1-1至第1-5为止的数字 存储单元112-1～112-5、从第2-1至第2-5为止的数据存储单元114-1～114-5、 以及从第一至第五为止的蝶形运算单元115-1～115-5。另外，第二FFT处理 单元120具有从第六至第十二为止的数据存储单元121-6～121-12、以及从第 六至第十二为止的蝶形运算单元122-6～122-12。另外，第三FFT处理单元 130具有第2-6数据存储单元131、以及蝶形运算单元132。
另外，如上所述，在FFT电路100还具有开关191和192时(参照图7 的FFT电路100c)，例如在未以IEEE802.11a方式进行通信时，通过切换开关 191，第1-1数据存储单元112-1和第2-1数据存储单元114-1分别从第一缓 冲器111每次存储25个数字信号，可将第1-1数据存储单元112-1和第2-1 数据存储单元114-1视为一个存储26个数字信号的数据存储单元。由此，能 够快速地进行FFT处理。
另外，在由通信装置300进行处理的通信方式被变更时，能够使用在实 施方式2中的FFT电路200。例如，在由第二接收单元322和第二基带信号 处理单元332进行处理的通信方式，从IEEE802.11a变更为IEEE802.11b时， 将在第一开关216-1中的开关222设定在H的位置，将在从第二至第(N-1)为 止的开关216-2～216-(N-1)中的开关233和开关234都设定在H的位置，将 在第N开关216-N中的开关243设定在H的位置，从而能够将在第二缓冲器 213中所存储的数字信号，直接从FFT电路200输出。因此，也能够灵活地 对应无需FFT处理的通信方式。
例如，在由第一接收单元320和第一基带信号处理单元330进行处理的 通信方式，从DVB-H方式被变更为DVB-T(Digital Video Broadcasting-Terrestrial：地面传送数字视频广播)方式的2K mode(模式)时，需 要2048(＝211)点的FFT处理。在FFT电路200以N＝12构成时，通过将第N 开关216-N中的开关242和第(N+1)开关216-(N+1)中的开关251的设定分别 从L的位置变更为H的位置，从而能够将FFT处理的点数从4096变更为2048。
由此，能够提供可对运算资源进行最优化，同时灵活地对应需要多个FFT 处理的通信方式的通信装置。
在2005年11月25日提交的特愿第2005-340148号的日本专利申请中所 包含的说明书、附图和摘要的公开内容，都援用于本发明。
工业实用性
本发明具有能够对应于多个通信方式，同时实现运算资源的最优化的效 果，对与多个通信方式对应的多模式通信装置很有用，并且适合于装置的小 型化和节电化。
[专利文献1]特开2004-186852号公报(图3)