专利汇可以提供一种基于PCI的高速码流播放和接收装置专利检索,专利查询,专利分析的服务。并且一种基于PCI的高速码流播放和接收装置,用于 数字电视 高速码流的测试分析。包括计算机、码流播放卡和码流接收卡。所述码流播放卡和码流接收卡分别由 可编程逻辑器件 FPGA、PCI 接口 芯片、外部大容量 存储器 FIFO及外围器件组成。FPGA用于控制PCI状态,协调PCI接口芯片和外部FIFO之间工作。播放卡的FPGA主要配置有PCI状态及逻辑控制、NCO 电路 、数据缓存、中断控制、输出时钟合成及控制、码率调整、输出接口选择和接口芯片控 制模 块 ;接收卡的FPGA主要配置有输入接口选择、输入 信号 处理、PCI状态及逻辑控制、中断控制和数据缓存模块。本 发明 合理利用PCI接口芯片功能,经FPGA处理,实现了用计算机播放和接收高速码流。所传输的码流码率可高达120Mbps。,下面是一种基于PCI的高速码流播放和接收装置专利的具体信息内容。
1.一种基于PCI的高速码流播放和接收装置,包括计算机、码流播放卡和码流接收卡,计算机分别通过周边器件互连PCI接口芯片控制码流播放卡、码流接收卡,实现码流的播放与接收;所述码流播放卡主要由可编程逻辑器件FPGA、周边器件互连PCI接口芯片、外部大容量存储器FIFO及外围器件27MHZ时钟源、FPGA初始化及配置、AD9851频率合成器、ASI输出和SPI输出模块组成;所述码流接收卡主要由可编程逻辑器件FPGA、周边器件互连PCI接口芯片、外部大容量存储器FIFO及外围器件27MHZ时钟源、FPGA初始化及配置、ASI输入和SPI输入模块组成;上述各组成模块的用途及信号传输关系如下:可编程逻辑器件FPGA,与PCI接口芯片、外部存储器FIFO相互连接,用于控制PCI状态,协调PCI接口芯片和外部FIFO之间的工作;PCI接口芯片,用于简化PCI总线协议,将复杂的PCI总线操作转化成简单的本地总线,配合可编程逻辑器件FPGA实现码流数据的发送和接收;27MHZ时钟源,用于参考时钟的生成和整形,生成27MHZ的系统时钟,为CY7B933/CY7B923芯片,FPGA和PCI接口芯片提供稳定的参考时钟;FPGA初始化及配置,上电时将可编程逻辑器件FPGA所需要的相关设置信息下载到FPGA的配置空间,使FPGA能够实现所要求的功能;外部大容量存储器FIFO,用于缓存数据,以弥补在高码率码流播放/接收时,计算机的DMA处理以及计算机内部数据读取的延迟,同时通过改变读写速率,提高PCI接口芯片本地端对数据的处理速度;AD9851频率合成器,用于合成出与码流码率同样大小的时钟,并将此时钟信号送入时钟控制模块;SPI输出模块,完成输出信号的电平转换,实现将SPI信号转换成适合电缆传输的信号输出;ASI输出模块,包括CY7B923芯片、耦合整形电路,将ASI信号转换成适合电缆传输的信号,CY7B923芯片主要实现码字的8/10bit转换、插入同步字K28.5和并/串转换,完成输出速率恒定为270MHZ的ASI信号的驱动及耦合输出;SPI输入模块,完成输入信号的电平转换,向输入接口选择模块输出符合SPI信号结构的11路信号;ASI输入模块,完成输入信号的耦合放大及整形,耦合整形电路完成输入信号的时钟和数据的恢复,CY7B933芯片实现码字的10/8bit转换、去除同步字K28.5和串并转换,向输入接口选择模块输出8路并行的数据信号。
2.根据权利要求1所述的高速码流播放和接收装置,其特征在于所述码流播放卡的可编程逻辑器件FPGA的配置包括PCI状态及逻辑控制、NCO数控振荡器电路、数据缓存、时钟控制、中断控制、输出时钟合成及控制、码率调整,输出接口选择,接口芯片控制模块,各配置模块的用途和信号传输关系如下:PCI状态及逻辑控制,实现周边器件互连PCI的功能以及完成PCI的DMA控制,将地址译码产生的输出接口选择信号送至输出接口选择模块;产生的时钟控制信号输出至时钟控制模块;产生的连续脉冲送至NCO数控振荡电路作为配置字的写入时钟;数据缓存,使用可编程逻辑器件FPGA内部提供的FIFO,缓存计算机输入的配置字和在计算机与外部大容量存储器FIFO之间传输的数据,在设备启动时将不同的配置字传输至NCO电路和输出时钟合成及控制模块;NCO数控振荡器电路,根据计算机送来的配置字信息产生一个符合新码率大小的时钟信号,并将该时钟信号送入码率调整模块;码率调整模块,接收外部大容量存储器FIFO送来的码流,实现单节目源的多码率播放;时钟控制,根据输入的时钟控制信号控制AD9851合成的时钟,将此时钟信号输出到外部大容量存储器,作为从外部大容量存储器读出数据的时钟;输出时钟合成及控制模块,实现控制配置字写入AD9851频率合成器,并控制AD9851芯片向时钟控制模块输出相对应的时钟;中断控制模块,以外部存储器FIFO的半满状态作为中断信号,实现外部硬件与计算机软件之间的通信,同时计算机软件将该信号作为计算机何时发起数据传输的标志;输出接口选择模块,根据计算机设定的选择输入控制信号,完成从ASI接口或是SPI接口发送信号;接口芯片控制模块,对输出的数据、FIFO和CY7B923芯片之间的通信进行逻辑控制。
3.根据权利要求1所述的高速码流播放和接收装置,其特征在于所述码流接收卡的可编程逻辑器件FPGA的配置包括输入接口选择,输入信号处理,PCI状态及逻辑控制,中断控制,数据缓存模块,各配置模块的主要用途及信号传输关系如下:输入接口选择模块,根据计算机设定的一个选择控制输入信号,完成接收ASI输入信号或是SPI输入信号;输入信号处理模块,对选中的接口输入信号进行分析,并将其写入外部大容量存储器FIFO,同时根据计算机设定的输入控制信号控制接收数据的始/止时间;数据缓存模块,对数据进行缓存,保证数据在外部存储器FIFO和计算机内部存储器之间稳定的DMA传送;中断控制模块,以外部存储器FIFO的半满状态为中断信号,实现外部硬件与计算机软件之间的通信,同时计算机软件将该信号作为计算机发起数据传输的时间标志;PCI状态及逻辑控制模块,实现周边器件互连PCI的功能以及完成PCI的DMA控制,将地址译码产生的输入接口选择信号送入输入接口选择模块;将产生的使能信号送至输入信号处理模块。
4.根据权利要求2所述的高速码流播放和接收装置,其特征在于所述码率调整模块主要包括内部FIFO(A)、(B)、(C),同步头检测,PCR检测,PCR插入,减法器和加法器,计数器,空包产生器以及空包插入模块;其中:[1]内部FIFO(A),使用FPGA内部提供的FIFO对输入的TS流进行缓存,并用一27MHZ的高钟作为FIFO的读出时钟读出TS流,为后面的处理提高速度;[2]同步头检测,将输入的TS流中隐含的同步信号提取出来,把TS流处理成一串连续的TS包后分两路输出,一路用于PCR检测,另一路输入至PCR插入模块完成PCR信息的修改;[3]PCR检测,提取TS流中的PCR值,并将其输出至加减运算器;[4]减法器,将TS流中提取出来的PCR值与参考钟为27MHZ的计数器产生的计数作减法运算,并把结果作为新的PCR值送出;[5]PCR插入,以包为单位检测输入的TS流信号,去除TS流PCR域中的PCR值,再将输入的新的PCR值插入到TS流中的PCR域中,获得PCR信息已修改的TS流并输出;[6]内部FIFO(B),使用FPGA内部提供的FIFO,对输入的TS流进行缓存,同时用NCO电路产生的输入时钟作为FIFO的读出时钟,将TS流读出并与FIFO的空满信号一起送入空包产生器;[7]空包产生器,输出符合TS包格式的带有空信息的数据流;[8]空包插入,当内部FIFO(B)的半满信号有效时,以包为单位将输入的TS流输出,否则输出空包;[9]内部FIFO(C),使用FPGA内部提供的FIFO对输入的新TS流进行缓存,将输出的信号分成两路:一路进入PCR扩展模块提取PCR信息;另一路传输至PCR置入模块,完成PCR信息的修改;[10]加法器,将提取的PCR值与参考时钟为27MHZ的计数器所产生的数值作加法运算,并把结果作为新的PCR值送出;[11]计数器,用参考时钟27MHZ作为计数时钟,以此产生的计数输入加法器和减法器中,用于调整PCR值。
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