基于可编程器件的并行光互连系统的数据接收装置和方法
专利汇可以提供基于可编程器件的并行光互连系统的数据接收装置和方法专利检索，专利查询，专利分析的服务。并且基于可编程器件的并行光互连系统的数据接收装置和方法涉及一种12路并行40Gbps的甚短距离并行光互连系统的接收装置及方法。该装置由接收/发送串并/ 并串转换 电路 ， 帧 同步电路，通道对齐电路、12－16路映射电路，通道重排电路和去斜移通道生成电路构成。首先由12路接收 串并转换 电路将接收到的高速数据转换为低速并行数据并恢复出相应的时钟，帧同步电路将接收到的顺序被打乱的码流进行帧同步，同时给出每路的帧头指示 信号 用于通道数据的帧对齐，换为16路的数据，再经通道重排电路即可输出与原始发送数据一致的16路数据，并将重排后的数据输出给去斜移通道生成电路生成去斜移通道，生成的17路低速数据再经发送并串转换电路转换为17路高速串行信号后输出。，下面是基于可编程器件的并行光互连系统的数据接收装置和方法专利的具体信息内容。
1、一种基于可编程器件的并行光互连系统的数据接收装置，其特征在于该装置包括：
12路接收串并转换电路(101-112)的输出端分别对应与12路帧同步电路(113-124)连 接，将接收到的12路高速数据转换为12路低速并行数据并恢复出相应的时钟，并输出至12 路帧同步电路(113-124)；
12路帧同步电路(113-124)的输出端接通道对齐电路(125)，将接收到的顺序被打乱的 码流进行帧同步，给出帧头指示信号并输出至通道对齐电路(125)；
通道对齐电路(125)的输出端接12-16路映射电路(126)，对先后到达的12个帧同步 电路输出的数据进行对齐，将对齐后的12路数据输出至12-16路映射电路(126)；
12-16路映射电路(126)的输出端接通道重排电路(127)，将接收到的来自通道对齐电 路输出的12路数据转换为16路的数据，并输出至通道重排电路(127)；
通道重排电路(127)的输出端分别接16个发送并串转换电路(130-145)和去斜移通道 生成电路(128)，将16路数据重新排列成原始的发送数据，并分别输出至16个发送并串转 换电路(130-145)和去斜移通道生成电路(128)；
去斜移通道生成电路(128)的输出端接发送并串转换电路(129)，根据通道重排电路输 出的16路数据生成去斜移通道，并输出至发送并串转换电路(129)；
17路发送并串转换电路(129-145)，将重排后的17路低速并行数据及去斜移通道数据转 换为17路高速串行信号后输出。
2.一种如权利要求1所述的基于可编程器件的并行光互连系统的数据接收装置的数据处 理方法，其特征在于：
首先由12路接收串并转换电路(101-112)将接收到的12路高速数据转换为12路的低 速并行数据并恢复出相应的时钟并输出至12个帧同步电路(113-124)，帧同步电路(113-124) 将接收到的顺序被打乱的码流进行帧同步，同时给出每路的帧头指示信号并输出给通道对齐 电路(125)，通道对齐电路(125)根据每路的帧头指示信号对先后到达的12个帧同步电路 输出的数据进行对齐，将对齐后的12路数据输出至12-16路映射电路(126)，12-16路映射 电路(126)将接收到的来自通道对齐电路输出的12路数据转换为16路的数据，通道重排电 路(127)将12-16路映射电路(126)输出的16路数据重排，保证输出的数据与原始发送的 16路数据一致，并将重排后的数据输出16路发送并串转换电路(130-145)和去斜移通道生 成电路(128)，去斜移通道生成电路(128)根据通道重排电路输出的16路数据生成去斜移 通道，并输出至发送并串转换电路(129)，17路发送并串转换电路(129-145)，将17路低速 并行数据转换为17路高速串行信号后输出。
3、根据权利要求2所述的基于可编程器件的并行光互连系统的数据接收装置的数据处理 方法，其特征在于：对于通道对齐电路(125)，首先将帧同步电路输出的12路数据分别输入 12个寄存器组，同时根据帧同步电路输出的12路帧头指示信号选出最迟到达的通道，并以此 通道为基准计算其他通道相对于该通道的偏移量，最后，将最迟到达通道的读指针设为0，计 算出其它通道的读指针，并将12路信号分别从寄存器组中读出，使12路信号的帧头对齐。
4、根据权利要求2所述的基于可编程器件的并行光互连系统的数据接收装置的数据处理 方法，其特征在于：对于12-16路映射电路(126)，首先将输入12路信号的帧头指示信号从 输入时钟域转换至输出时钟域，开一存储区，由输入帧头指示信号复位写指针，由转换至输 出时钟域的帧头指示信号复位读指针，读写指针复位后分别位于存储区的中间和起始位置， 以保证读写区域不重合。12路输入信号依次按照写指针地址写入存储区，输出根据读指针读 出16路信号。
5、根据权利要求2所述的基于可编程器件的并行光互连系统的数据接收装置的数据处理 方法，其特征在于：对于去斜移通道生成电路(128)，使用一个计数器和一个选择器配合工 作，由选择器根据计数器的结果依次选择16路的数据通道的数据或帧头数据输出。
技术领域
本发明涉及一种基于可编程器件的并行光互连系统的接收装置及方法，特别涉及一种12 路并行40Gbps的甚短距离并行光互连系统的接收装置及方法。
背景技术
光学网际互联论坛已经通过了VSR的一系列标准，其中VSR5是面向40Gbps甚短距离传 输应用而制定的接口规范。VSR5中总共提出了三个技术解决方案，即12路并行技术方案， 4×10Gb/s单模光纤CWDM方案和单模光纤串行方案。VSR5的并行12路技术方案的主要由转 换器芯片、光发射器和光接收器组成。转换器芯片通过SerDes成帧器接口5(SerDes Framer Interface-5，SFI-5)接收来自SDH成帧器传来的16×2.488Gb/s的电信号，然后将其映射入12 路并行发射通道中，驱动激光器发出激光。从激光器发出的光脉冲以3.318Gb/s的速率在光纤 中传输。在接收方向上，光接收器接收3.318Gb/s的光脉冲并转换成电信号送入转换器芯片， 转换器芯片将12路电信号重新组合为2.488Gb/s×16路数据流通过SFI-5接口发送给SDH成帧 器。
可编程逻辑器件由于具有设计灵活、上市时间短、保密性强、成本低等特点，正在越来越 多的领域得到广泛应用，特别是近年来生产厂商在其内部集成了诸如DSP、存储器、PCI、收 发器等强大功能，所以基于可编程逻辑器件实现本发明是一个很好的选择。
发明内容
技术方案：首先由12路接收串并转换电路将接收到的12路高速串行数据转换为12路可 编程逻辑器件可以处理的较低速率的并行数据并恢复出相应的时钟，帧同步电路将接收到的 顺序被打乱的码流进行帧同步，同时给出每路的帧头指示信号并输出给通道对齐电路，通道 对齐电路根据每路的帧头指示信号对先后到达的12个帧同步电路输出的数据进行对齐， 12-16路映射电路将接收到的来自通道对齐电路输出的12路数据转换为16路的数据，通道重 排电路将12-16路映射电路输出的16路数据重排，保证输出的数据与原始发送的16路数据 一致，并将重排后的数据输出给去斜移通道生成电路生成去斜移通道，通道重排电路输出的 16路数据及去斜移通道生成电路生成的去斜移通道再输出给17路发送并串转换电路，17路 发送并串转换电路将17路低速并行数据转换为17路高速串行信号后输出。
本发明的上述目标由下述技术方案实现：
该装置包括：
12路接收串并转换电路，将接收到的12路高速数据转换为12路低速并行数据并恢复出 相应的时钟，并输出至12个帧同步电路；
12个帧同步电路，将接收到的顺序被打乱的码流进行帧同步，给出帧头指示信号并输出 至通道对齐电路；
通道对齐电路，对先后到达的12个帧同步电路输出的数据进行对齐，将对齐后的12路 数据输出至12-16路映射电路；
12-16路映射电路，将接收到的来自通道对齐电路输出的12路数据转换为16路的数据， 并输出至通道重排电路；
通道重排电路，将16路数据重新排列成原始的发送数据，并输出至16个发送并串转换 电路和去斜移通道生成电路；
去斜移通道生成电路，根据通道重排电路输出的16路数据生成去斜移通道，并输出至发 送并串转换电路；
17路发送并串转换电路，将重排后的17路低速并行数据及去斜移通道数据转换为17路 高速串行信号后输出。
应用于基于可编程器件的并行光互连系统的接收装置的数据处理方法为：
首先由12路接收串并转换电路将接收到的12路高速数据转换为12路的低速并行数据并 恢复出相应的时钟并输出至12个帧同步电路，帧同步电路，将接收到的顺序被打乱的码流进 行帧同步，同时给出每路的帧头指示信号并输出给通道对齐电路，通道对齐电路根据每路的 帧头指示信号对先后到达的12个帧同步电路输出的数据进行对齐，将对齐后的12路数据输 出至12-16路映射电路，12-16路映射电路将接收到的来自通道对齐电路输出的12路数据转 换为16路的数据，通道重排电路将12-16路映射电路输出的16路数据重排，保证输出的数 据与原始发送的16路数据一致，并将重排后的数据输出16路发送并串转换电路和去斜移通 道生成电路，去斜移通道生成电路根据通道重排电路输出的16路数据生成去斜移通道，并输 出至发送并串转换电路，17路发送并串转换电路，将17路低速并行数据转换为17路高速串 行信号后输出。
对于通道对齐电路，首先将帧同步电路输出的12路数据分别输入12个寄存器组，同时 根据帧同步电路输出的12路帧头指示信号选出最迟到达的通道，并以此通道为基准计算其他 通道相对于该通道的偏移量，最后，将最迟到达通道的读指针设为0，计算出其它通道的读指 针，并将12路信号分别从寄存器组中读出，使的12路信号的帧头对齐。
对于12-16路映射电路，首先将输入12路信号的帧头指示信号从输入时钟域转换至输出时 钟域，开一个存储区，由输入帧头指示信号复位写指针，由转换至输出时钟域的帧头指示信 号复位读指针，读写指针复位后分别位于存储区的中间和起始位置，以保证读写区域不重合。
12路输入信号依次按照写指针地址写入存储区，输出根据读指针读出16路信号。
对于去斜移通道生成电路，使用一个计数器和一个选择器配合工作，由选择器根据计数 器的结果依次选择16路的数据通道的数据或帧头数据输出。
有益效果：本发明提出了一种基于可编程逻辑器件实现的VSR5的并行12路技术方案的 接收装置及数据处理方法，充分利用了可编程器件内部的丰富资源，如高速收发器，寄存器， 存储器块，锁相环等资源，提出了基于可编程器件的并行光互连系统的接收装置及数据处理 方法，具有极强的实用性。采用本发明方法构建的电路具有结构简洁，误码率低，灵活性高 的特点，实用性较强。实验表明：在Altera公司Stratix II GX EP2SGX130GF FPGA上可实现 无误码传输。
附图说明
图1是整体电路结构框图，
图2是帧同步电路的结构框图，
图3是通道对齐电路的结构框图，
图4是SFI-5的16路数据信号DATA[15:0]和去斜移信号DSC的时序图。
具体实施方式
图2是帧同步电路的结构框图，由于在系统的发送端发送的为OC768帧按字节分接至12 路的数据，因此每一路数据的帧头都含有64个A1(F6H)和64个A2(28H)，经过串并转 换后，帧的同步码A1和A2的边界会以1/32等概率地不确定顺序出现在32位的任意一位上， 因此，数据必须先通过帧同步电路，搜索出A1A2同步码，以便进行下一步的通道对齐。由 于每路数据的每帧中有64个A1和A2，把每帧的A1按每32位宽为一个周期划分，则至少 有15(最多16)个周期是同样的数据，这样，前一个周期的数据与后一个周期数据的异或结果 必定是全“0”。而一旦有A2出现的周期到来，异或的结果就不是全“0”，也就是说只要知道了 第一个异或为“1”的位置，就找到了A1A2的交界。图2为帧同步电路的结构，由异或逻辑、 二分查找和选择器等几个模块构成，其中异或逻辑负责定位A1A2交界处所在的帧，二分查 找模块则采用二分查找法快速找到并指示A1A2的交界在32位数据中的位置，最后由选择器 模块选出帧对齐的数据。按照这种方法，一旦二分查找模块输出了全部log2N位的查找结果(N 为位宽)，就指明了前一周期32bit的异或结果中第1个“1”的位置，从此位置开始输出的数据 即为帧同步序列。
二分查找模块中的比较器只需要两位，首先判断锁存的异或结果中第17和16位是否全 “0”，如果不是，表示要找的A1A2交界处于31～16位之间；否则，就在15～0位之间。据此，第 1级选择器选择其中的16位作为下一级的数据，同时产生通道选择的第1位信号。依此类推， 直到5位控制信号全部产生为止。
选择器模块的结构与二分查找模块类似，包含5级2:1选择器，每个选择器根据二分查找的 输出结果进行选择。第一级2:1选择器以前一周期的低16位与当前周期的32位构成的48位数据 为输入，根据二分查找模块中第一级选择器的输出选择48位中的高32位或低32位输出，以保 证A1A2的边界处在第一级2:1选择器输出的低16位。第二级2:1选择器再以前一周期的低8位与 当前周期的32位构成输入，使得A1A2的边界处在输出的低8位。依此类推，每一级通道选择 器寄存上一周期的低位数据，根据所给控制信号选择输出。
图3是通道对齐电路的结构框图，在定位了12路数据的同步信号之后，还需将各通 道数据对齐，这是由于传输路径的不同会引起各个通道的传输延迟也有可能不同。将12路信 号分成两组，第一组为通道0-通道5，并以通道5为基准计算其它通道的偏移量；第二组为 通道6-通道11，以通道11为基准计算偏移量，其中ptr[n]为通道n的帧头指示信号，指向每 帧的A1A2交界处。以比较器1为例，将ptr[5]和ptr[4]分别与“1”、“0”比较，当ptr[5]＝1，同 时ptr[4]＝0时，启动计数器进行计数，一但ptr[4]变为“1”则停止计数，这时的计数结果即为通 道4相对于通道5的偏移量。其它通道也采用类似的方法。
偏移量处理单元则计算每组中其它通道相对于基准通道的偏移量。指针处理单元再根据 通道5相对于通道11的偏移以及两个偏移量处理单元的结果，找出最迟到达的通道，并计算出 所有其它通道相对与该通道的偏移。最后，将最迟到达通道的读指针设为0，计算出其它通道 的读指针，并将12路信号分别从寄存器组中读出即可。
12-16路映射电路部分用于将12路数据转换成16路数据，由于总的数据吞吐量不变，每 路数据的位宽为16bit或32bit，因此输入12路数据与输出的16数据的工作时钟频率必须不同， 输入输出数据需要在不同时钟域间传递，有可能会出现不满足触发器建立时间和保持时间的 情况，触发器容易进入亚稳态。采用两级采样同步器消除亚稳态，将输入12路信号的帧头指 示信号从输入时钟域转换至输出时钟域。开一存储区，由输入帧头指示信号复位写指针，由 转换至输出时钟域的帧头指示信号复位读指针，读写指针复位后分别位于存储区的中间和起 始位置，以保证读写区域不重合。12路输入信号依次按照写指针地址写入存储区，输出根据 读指针读出16路信号。
通道重排电路用于将16路数据恢复成SDH成帧器发送给发送端的数据形式。在VSR5 的12路并行技术方案中，SDH成帧器将OC768帧按比特分接的方式通过SFI-5接口发送给 发送端的转换芯片，发送转换芯片将数据处理后还原成OC768帧按字节分接的方式发送给接 收端，因此接收端在将数据通过SFI-5接口发出前需要将16个通道的数据重排，恢复成SDH 成帧器发送给发送端的数据形式。
图4是SFI-5的16路数据信号DATA[15:0]和去斜移信号DSC的时序图。在每一个DSC 参考帧中，两个A1(F6H)和两个A2(28H)构成帧定界符。4个扩展帧字头EH1～4(4个 AAH)留作将来使用。16组(每组64比特)从数据总线DATA[15:0]采样得到的数据按照从 DATA[15]到DATA[0]的顺序复制到去斜移信道。去斜移通道生成电路使用一个计数器和一个 选择器配合工作，由选择器根据计数器的结果依次选择16路的数据通道的数据或帧定界符数 据输出。
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