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基于FPGA的高速串并转换 电路

阅读：293发布：2020-05-12

专利汇可以提供基于FPGA的高速串并转换电路专利检索，专利查询，专利分析的服务。并且本发明公开了一种基于FPGA的高速串并转换电路。在低速时钟下，将高速串行数字信号通过基于FPGA的多级延时抽头器和多级接收存储器后，可在一个周期内采集且并行输出多位数字信号。本发明通过FPGA实现，可由低速数字电路完成对高速数字信号的串行转并行处理，降低了系统成本，简化了电路设计，具有较高的性价比。，下面是基于FPGA的高速串并转换电路专利的具体信息内容。

权利要求

1.一种基于FPGA的高速串并转换电路，其特征在于：由多级延时抽头器及多级接收存储器两部分组成，多级延时抽头器由多个延时单元串联组成，多级接收存储器由多个D触发器组成；将高速数字信号输入多级延时抽头器输出多级延时信号，然后各级延时信号分别对应输入多级接收存储器的D触发器，在下一时钟到来时将当前输入D触发器的信号进行存储并输出，由此实现单个时钟内信号的串行转并行，并继续下个时钟周期的数字信号采集。
2.根据权利要求1所述的基于FPGA的高速串并转换电路，其特征在于：所述的多级延时抽头器由多个延时单元串联组成，其中一端作为输入端，数字信号由此输入，经过各延时单元并产生多级延时；每个延时单元的输出端分出一路作为多级延时抽头器的输出端，可将经过各级延时的数字信号及时输出。
3.根据权利要求1所述的基于FPGA的高速串并转换电路，其特征在于：所述的多级接收存储器由多个D触发器组成，每个D触发器的输入端都与一个延时单元的输出端相连，数量与延时单元相同；多级延时抽头器的输出信号对应输入各D触发器，每过一个时钟周期由各D触发器的输出端统一输出。
4.根据权利要求1或2所述的基于FPGA的高速串并转换电路，其特征在于：所述的延时单元由FPGA内部查找表实现，经查找表后实现延时。
5.根据权利要求1或3所述的基于FPGA的高速串并转换电路，其特征在于：所述的D触发器为FPGA内部的基本单元，并由同一时钟及同一复位进行控制。
6.根据权利要求1所述的基于FPGA的高速串并转换电路，其特征在于：所述的多级接收存储器的输出端信号即为串并转换电路的输出信号，用于后续的数字信号处理。

说明书全文

基于FPGA的高速串并转换 电路

技术领域

[0001] 本发明属于一种信号串并转换电路，特别是一种基于FPGA的高速数字信号串并转换电路。

背景技术

[0002] 数字信号串并转换电路是电子信息及通信方面应用中的重要组成部分，广泛应用于国防、航天、遥感等诸多领域。通常各领域中使用的串并转换芯片，如74hc595，74hc166等，由于结构固定，品种较为单一，导致其应用范围受到限制。

[0003] 现有技术中，若自主构建串并转换电路，则往往存在设计不够灵活，成本较高，实现复杂等缺点。

发明内容

[0004] 本发明的目的在于提出一种在低速时钟下对高速数字信号进行串并转换的方法，通过FPGA设计电路使高速数字信号在时钟周期内进行多次延时后并行输出，将低速时钟实现高速数字信号的串行转并行变为可能。

[0005] 实现本发明目的的技术解决方案为：一种基于FPGA的高速串并转换电路，由多级延时抽头器及多级接收存储器两部分组成，多级延时抽头器由多个延时单元串联组成，多级接收存储器由多个D触发器组成；将高速数字信号输入多级延时抽头器输出多级延时信号，然后各级延时信号分别对应输入多级接收存储器的D触发器，在下一时钟到来时将当前输入D触发器的信号进行存储并输出，由此实现单个时钟内信号的串行转并行，并继续下个时钟周期的数字信号采集。

[0006] 所述的多级延时抽头器由多个延时单元串联组成，其中一端作为输入端，数字信号由此输入，经过各延时单元并产生多级延时；每个延时单元的输出端分出一路作为多级延时抽头器的输出端，可将经过各级延时的数字信号及时输出。

[0007] 所述的多级接收存储器由多个D触发器组成，每个D触发器的输入端都与一个延时单元的输出端相连，数量与延时单元相同；多级延时抽头器的输出信号对应输入各D触发器，每过一个时钟周期由各D触发器的输出端统一输出。

[0008] 所述的延时单元由FPGA内部查找表实现，经查找表后实现延时。

[0009] 所述的D触发器为FPGA内部的基本单元，并由同一时钟及同一复位进行控制。

[0010] 所述的多级接收存储器的输出端信号即为串并转换电路的输出信号，用于后续的数字信号处理。

[0011] 本发明与现有技术相比，其显著优点：本发明提供的电路仅使用FPGA即可实现对高速串行信号的并行转换。该串并转换电路与其它同类方式相比，成本大大降低，且具有设计易实现及灵活度高等优点。附图说明

[0012] 图1为本发明高速串并转换电路的结构示意图。

[0013] 图2为本发明本高速串并转换电路的具体结构图。

[0014] 图3为本发明基本延时单元示意图。

[0015] 图4为本发明D触发器示意图。

[0016] 图5为本发明时钟周期内信号的延时采样示意图。

具体实施方式

[0017] 本发明基于FPGA的高速串并转换电路，在低速时钟下，将高速串行数字信号通过基于FPGA的多级延时抽头器和多级接收存储器后，可在一个周期内采集且并行输出多位数字信号。

[0018] 本发明基于FPGA的高速串并转换电路，其实现电路由多级延时抽头器和多级接收存储器两部分组成，实现方法如下：一，高速数字信号进入多级延时抽头器输出多级延时的信号；
二，各级延时信号分别对应输入多级接收存储器的D触发器，在下一个时钟到来时将当前输入D触发器的信号进行存储并输出，由此实现单个时钟内信号的串行转并行。

[0019] 所述的多级延时抽头器由多个串联的延时单元组成，每个延时单元的输出端分出一路作为多级延时抽头器的输出端。

[0020] 所述的多级接收存储器由多个D触发器组成，每个D触发器的输入端都与一个延时单元的输出端相连，数量与延时单元相同。

[0021] 所述的延时单元可由FPGA内部的查找表实现，经过查找表后实现延时。

[0022] 所述的D触发器为FPGA内部的基本单元，并由同一时钟及同一复位进行控制。

[0023] 所述的多级接收存储器的输出端即为串并转换电路的输出信号，用于后续的数字信号处理。

[0024] 下面结合附图对本发明作进一步详细描述。

[0025] 本发明提供了一种基于FPGA的高速串并转换电路，其实现结构由多级延时抽头器和多级接收存储器两部分组成，如图1所示。

[0026] 其中高速串并转换电路的具体结构，如图2所示，多级延时抽头器的输出端与多级接收存储器的输入端相连，多级接收存储器输出并行信号，用于后续的数字信号处理。

[0027] 其中多级延时抽头器由多个延时单元串联而成，用于令信号在一个时钟周期内产生多级延时；多级接收存储器由多个D触发器组成，用于接收并输出各级延时后所产生的信号，数量与延时单元相同，每个延时单元的输出端分出一路与D触发器的输入端相连。

[0028] 下面对各部分结构进行详细介绍：延时单元，如图3所示，由FPGA内部的查找表实现，对A0、A1、A2端输入为0，信号从A3端输入，经过查找表后延时，从O端输出。信号经过查找表后延时最小延时时间，以实现一级延时效果，多个延时单元串联便可实现多级延时。不同型号的FPGA芯片，最小延时时间略有差异。

[0029] D触发器，如图4所示，为FPGA内部基本单元，其中输入端D与延时单元的输出端相连，时钟端CLK接同一时钟信号，复位键统一连接。当一个时钟上升沿到来时，D触发器便将当前输入的信号进行存储并输出，以实现对信号的采集。

[0030] 通过布局布线约束技术，把所使用的查找表和D触发器排列在FPGA内部相邻的位置，以实现延时可控。

[0031] 信号由串行转为并行的过程，如图5所示。信号通过一个延时单元产生延时为 t，时钟周期为T，n为延时单元个数，则信号最长延时时间 t*n应小于时钟周期T，即n应取小于T/ t的正整数。这样高速串行信号可在单位时钟周期T结束时并行输出n个数字信号，用于完成后续的数字信号处理。

[0032] 经实验，当系统采样频率为100MHz，延时单元延时为0.1ns时，则时钟周期T为10ns，延时单元n应小于10/0.1=100。选取n为99，可在一个时钟周期内并行输出99个数字信号，采样频率等效于原来的99倍接近10GHz，实现了高速数字信号的串并转换。

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