[0002] 本申请是于2011年10月25日提交的第13/280,841号美国申请的继续申请。以上申请的全部教导通过引用而合并于此。
背景技术
[0003] 物理层单元(PHY)支持各种高速串行/去串行(SerDes)
接口。SerDes接口通常在联网设备中使用来辅助接收和传输数据。SerDes接口包括串行器
块和去串行器块。串行器块一般将数据从并行格式转换成串行格式。去串行器块一般将数据从串行格式转换成并行格式。
发明内容
[0004] 在一个
实施例中，一种多协议接口包括：物理层传输器单元，被配置用于传输来自同步媒体
访问控制层单元和异步媒体访问控制层单元的数据。该多协议接口也包括：物理层接收器单元，被配置用于接收数据并且向同步媒体访问控制层单元和异步媒体访问控制层单元递送接收的数据。
[0005] 在一个实施例中，物理层传输器单元还包括：同步时钟，其同步到数据传输速率。物理层传输器单元还包括：8b/10b
编码器，与作为输入的同步媒体访问控制层单元和作为定时设备的同步时钟耦合。物理层传输器单元也包括：异步到同步转换单元，与异步媒体访问控制层单元耦合。此外，物理层传输器单元包括：复用器，被配置用于在8b/10b编码器与异步到同步转换单元之间选择。
[0006] 在一个实施例中，该多协议接口包括：异步时钟，其同步到除了传输
数据速率之外的任何数据速率。异步到同步转换单元与作为 定时设备的异步时钟和同步时钟耦合。
[0007] 在一个实施例中，该多协议接口包括传输器差分
驱动器和串行器。复用器被耦合用于向串行器输出，并且传输器差分驱动器被耦合用于接收串行器的输出。
[0008] 在一个实施例中，该多协议接口包括：同步时钟，同步到数据传输速率。物理层接收器单元还包括：去串行器，被配置用于在同步模式中向弹性
缓冲器单元输出，并且被配置用于在异步模式中向同步到异步转换单元输出。弹性缓冲器单元被耦合用于向8b/10b
解码器输出所输入的
信号的同步版本。弹性缓冲器单元还耦合到作为定时设备的同步时钟。8b/10b解码器单元与作为输出的同步媒体访问控制层单元以及作为定时设备的同步时钟耦合。同步到异步转换单元与作为输出的异步媒体访问控制层单元耦合，并且被配置用于将以恢复的接收的时钟速率的数据转换成异步时钟速率。
[0009] 在一个实施例中，物理层接收器单元还包括：时钟恢复单元，被配置用于根据接收的数据生成恢复的接收的时钟。时钟恢复单元作为定时设备与去串行器耦合。差分接收器被耦合用于向去串行器和时钟恢复单元输出。
[0010] 在一个实施例中，同步到异步转换单元与作为定时设备的异步时钟和时钟恢复单元耦合。
[0011] 在一个实施例中，异步媒体访问控制层单元根据Interlaken协议传输和接收数据。数据是Interlaken分组。
[0012] 在另一实施例中，物理层传输器单元和物理层接收器单元均被配置用于在异步模式或者同步模式中操作。物理层传输器单元和物理层接收器单元仅与异步媒体访问控制单元传输和接收，并且物理层传输器单元和物理层接收器单元仅与同步媒体访问控制单元传输和接收。
[0013] 一种用于与多个协议对接的方法包括：在物理层传输器单元中，传输来自同步媒体访问控制层单元和异步媒体访问控制层单元的数据。该方法还包括：在物理层层接收器单元中，接收数据并且向同 步媒体访问控制层单元和异步媒体访问控制层单元递送接收的数据。
[0014] 该方法还包括：维持同步到数据传输速率的同步时钟；使用作为定时设备的同步时钟、用8b/10b编码方案对来自同步媒体访问控制层单元的数据进行编码；将异步媒体访问控制层单元的输出转换成同步输出；并且在复用器中在编码的数据与同步输出之间选择。
附图说明
[0015] 前文将从如附图中所示的本发明的示例实施例的以下更具体描述中清楚，在附图中，相同标号贯穿不同视图指代相同部分。附图未必按比例绘制、代之以着重于举例说明本发明的实施例。
[0017] 图2是示出接口单元的框图。
[0018] 图3是示出异步MAC单元的框图。
[0019] 图4是示出多协议传输器的管道的框图。
[0020] 图5是示出多协议接收器的管道的框图。
具体实施方式
[0021] 示例实施例的描述如下。
[0022] 在具体描述示例实施例之前，以下紧接描述其中可以对实施例进行实施的示例网络安全处理器，以帮助读者理解发明特征。
[0023] 图1是示出网络服务处理器100的框图。网络服务处理器100使用至少一个处理器核心120来递送高应用性能。
[0024] 网络服务处理器100处理封装在接收的分组中的开放系统互连网络L2-L7层协议。如本领域技术人员熟知，开放系统互连(OSI)参考模型定义七个网络协议层(L1-L7)。物理层(L1)代表将设备连接到传输介质的电的和物理的实际接口。数据链路层(L2)执行数据成
帧。网络层(L3)将数据格式
化成分组。传输层(L4)处理端到端传送。会话层(L5)管理在设备之间的通信、例如通信是否 为半双工或者全双工。表示层(L6)管理数据格式化和表示、例如语法、控制码、特殊图形和字符集。应用层(L7)允许在用户之间的通信、例如文件传送和
电子邮件。
[0025] 网络服务处理器100可以对用于更高级网络协议、例如L4-L7的工作(分组处理操作)进行调度和排队，并且允许执行在接收的分组中的更高级网络协议的处理以线速转发分组。线速是用来传输和接收数据的网络的数据传送速率。通过处理协议以在线速转发分组，网络服务处理器未减缓网络数据传送速率。
[0026] 分组由多个接口单元122a和122b接收用于处理。分组也可以由PCIe接口124接收。接口单元122a和122b通过校验包括在接收的分组中的L2网络协议头部中的各种字段来执行接收的分组的预处理、然后向分组输入单元126转发分组。至少一个接口单元122a可以从多个X附着单元接口(XAUI)、精简X附着单元接口(RXAUI)或者串行吉比特介质独立接口(SGMII)接收分组。至少一个接口单元122b可以从Interlaken接口(ILK)接收连接。
[0027] 分组输入单元126执行包括在接收的分组中的网络协议头部(例如L3和L4头部)的进一步预处理。预处理包括用于TCP/用户数据报协议(UDP)(L3网络协议)的校验和检查。
[0028] 自由池分配器128维持指向2级高速缓存
存储器130和外部DRAM108中的自由存储器的
指针的池。2级高速缓存存储器130也可以包括
控制器。分组输入单元126使用指针池之一以在2级高速缓存存储器130或者外部DRAM108中存储接收的分组数据，并且使用指针池中的另一指针池以分配用于处理器核心120的工作队列条目。
[0029] 分组输入单元126然后向2级高速缓存存储器130或者外部DRAM108中的缓冲器写入分组数据。优选地，以便于更高层
软件的格式向存储器写入分组数据，该更高层软件在处理器核心120中的至少一个处理器核心中执行。因此有助于更高级网络协议的进一步处理。
[0030] 网络服务处理器100也可以包括一个或者多个专用协同处理器。这些协同处理器在被包括时从核心120分流处理中的一些处理、由此使网络服务处理器能够实现高吞吐量分组处理。例如提供专用于执行接收的分组的压缩和解压的压缩/解压协同处理器132。协同处理单元的其它实施例包括RAID/De-Dup单元162，该单元
加速用于盘存储应用的数据条化和数据重复处理。
[0031] 另一协同处理器是包括专用超有限自动机(HFA)检查引擎的HFA单元160，这些HFA检查引擎适于加速防病毒、入侵检测系统和其它内容处理应用所必需的模式和/或签名匹配。使用HFA单元160，模式和/或签名匹配得以加速、例如以每秒数十吉比特以上的速率执行。HFA单元160在一些实施例中可以包括确定性有限自动机(DFA)、非确定性有限自动机(NFA)或者HFA检查引擎中的任一个。
[0032] I/O接口136管理总体协议和仲裁并且提供相干I/O划分。I/O接口136包括I/O桥138以及取得和添加单元140。I/O桥包括I/O分组桥(IOBP)138a和I/O总线桥(IOBN)138b这两个桥。I/O分组桥138a被配置用于管理总体协议和仲裁并且向相干I/O划分提供主要分组输入和输出。I/O总线桥138b被配置用于管理总体协议和仲裁并且向相干I/O划分主要提供I/O总线。在取得和添加单元140中的寄存器用来维持输出队列的长度，该输出队列用于通过分组输出单元146转发处理的分组。I/O桥138包括用于存储将在相干存储器互连(CMI)
144、I/O总线142、分组输入单元126和分组输出单元146之间传送的信息的缓冲器队列。
[0033] 杂项I/O接口(MIO)116可以包括辅助接口、比如通用I/O(GPIO)、闪存(Flash)、IEEE 804两接线管理数据I/O接口(MDIO)、串行管理接口(SMI)、通用异步接收器-传输器(UART)、精简吉比特介质独立接口(RGMII)、介质独立接口(MII)、两接线串行接口(TWSI)和其它串行接口。
[0034] 网络服务处理器100也可以包括联合测试动作组(JTAG)接口 123，该JTAG接口支持MIPS EJTAG标准。根据JTAG和MIPS EJTAG标准，在网络服务处理器100内的多个核心将各自具有内部测试访问端口(TAP)控制器。这允许网络服务处理器100的多核心调试支持。
[0035] 调度/同步和命令(SSO)模块148对用于处理器核心120的工作进行排队和调度。通过向队列添加工作队列条目来对工作进行排队。例如由分组输入单元126为每个分组到达添加工作队列条目。
定时器单元150用来调度用于处理器核心120的工作。
[0036] 处理器核心120从SSO模块148
请求工作。SSO模块148为处理器核心120之一选择(即调度)工作，并且向处理器核心120返回指向描述工作的工作队列条目的指针。
[0037] 处理器核心120进而包括指令高速缓存152、1级数据高速缓存154和密码加速156。在一个实施例中，网络服务处理器100包括32个超标量精简指令集计算机(RISC)型处理器核心120。在一些实施例中，超标量RISC型处理器核心120中的每个超标量RISC型处理器核心包括MIPS64版本处理器核心的扩展。在一个实施例中，超标量RISC型处理器核心120中的每个超标量RISC型处理器核心包括cnMIPS II处理器核心。
[0038] 2级高速缓存存储器130和外部DRAM 108由所有处理器核心120和I/O协同处理器设备共享。每个处理器核心120由CMI 144耦合到2级高速缓存存储器130。CMI 144是用于在处理器核心120、I/O接口136和2级高速缓存存储器130和控制器之间的所有存储器和I/O事务的通信信道。在一个实施例中，CMI 144可升级成32个处理器核心120从而支持具有直通写入的全相干1级数据高速缓存154。优选地，CMI 144被利用优先级化I/O的能
力高度地缓冲。CMI144耦合到踪迹控制单元164，该踪迹控制单元164被配置用于捕获总线请求，因此软件可以以后读取请求并且生成CMI 144上的事件序列的踪迹。
[0039] 2级高速缓存存储器130和控制器维持存储器引用相干性。它返 回用于每个填充请求的存储器块的最新副本、无论块是否存储于2级高速缓存存储器130中、外部DRAM 108中或者“在使用中”。它也在每个处理器核心120中存储用于数据高速缓存154的标签的重复副本。它比较高速缓存-块-存储请求的地址与数据高速缓存标签，并且每当存储指令来自另一处理器核心或者经由I/O接口136来自I/O部件时，无效化(两个副本)用于处理器核心120的数据-高速缓存标签。
[0040] 在一些实施例中，多个DRAM控制器133支持上至128吉比特DRAM。在一个实施例中，多个DRAM控制器包括四个DRAM控制器，DRAM控制器133中的每个DRAM控制器支持32吉比特DRAM。优选地，每个DRAM控制器133支持与DRAM 108的64位接口。附加地，DRAM控制器133可以支持优选协议、比如DDR-III协议。
[0041] 在处理器核心120已经处理分组之后，分组输出单元146从2级高速缓存存储器130/DRAM 108读取分组数据、执行L4网络协议后处理(例如生成TCP/UDP校验和)、通过接口单元122a和122b或者PCIe接口124转发分组，并且释放被分组使用的2级高速缓存存储器
130/DRAM 108。
[0042] DRAM控制器133管理去往/来自DRAM 108的进行中的事务(加载/存储)。在一些实施例中，DRAM控制器133包括四个DRAM控制器，并且DRAM 108包括四个DRAM存储器，并且每个DRAM控制器连接到DRAM存储器。HFA单元160直接耦合到旁路-高速缓存访问路径135上的DRAM控制器133。旁路-高速缓存访问路径135允许HFA单元从DRAM存储器108直接读取而不使用2级高速缓存存储器130，这可以提高HFA操作的效率。
[0043] Interlaken协议具有与同步协议不同的若干特征。例如Interlaken协议提供64b/67b编码和加扰而不是8b/10b编码。Interlaken协议提供复杂时钟补偿，因为它具有元帧大小不变要求。此外，它具有宽松的管道到管道(lane-to-lane)传输偏斜规范，其中在PMA子层允许67个单元间隔。
[0044] 图2是示出接口单元122的框图。接口单元122包括串行器-去串行器(SerDes)接口206中的多个四管道模块(QLM)202A-202E。接口单元122还包括多个同步媒体访问控制(MAC)单元204A-204E和异步媒体访问控制(MAC)单元212。在一个实施例中，异步MAC单元
212是Interlaken接口。在一些实施例中，Interlaken接口被配置用于沿着两个链路接收或者传输。接口单元122也包括直接存储器访问(DMA)分组接口(DPI)/交换机逻辑接口(SLI)
208。DPI/SLI208与至少一个PCIe核心210A-B耦合。多个同步MAC单元204A-E、异步MAC单元
212和DPI/SLI 208与I/O总线142耦合。
[0045] 同步MAC单元204A与QLM 202A耦合。同步MAC单元204B也与QLM 202A耦合。同步MAC单元204C与QLM 202C耦合。同步MAC单元204E与QLM 202D耦合。同步MAC单元204E与QLM202E耦合。
[0046] 异步MAC单元212与QLM 202B和QLM 202C耦合。DPI/SLI208与PCIe核心210A-210B耦合。PCIe核心210A与QLM 202B和202C耦合。PCIe核心210B与QLM 202D和QLM 202E耦合。PCIe核心210B也与电可擦除可编程
只读存储器(EEPROM)耦合。异步MAC单元212包括物理编码子层和物理介质附着子层。在一个实施例中，异步MAC单元212执行Interlaken特定功能。
[0047] 图3是示出异步MAC单元212的框图。异步MAC单元212包括传输路径302和接收路径312。传输路径302从分组输出单元146输入数据。分组输出单元146被耦合用于向传输链路单元304传输数据。传输链路304被耦合用于向传输管道单元306传输数据。然后，传输链路向QLM 202B或者QLM 202C传输数据。
[0048] 接收路径312在接收管道316从QLM 202B和202C接收数据。接收管道向接收链路314传输数据。接收链路向分组输入单元126传输分组。
[0049] 图4是示出多协议传输器400的管道的框图。多协议传输器400包括至少一个异步MAC单元402、至少一个同步MAC单元404和 传输器串行器单元410。在一个实施例中，至少一个异步MAC单元402可以是图2的异步媒体接入控制(MAC)单元212。在一个实施例中，同步MAC单元404可以是图2的同步MAC单元204A-204E、或者耦合到PCIe核心210A-B的DPI/SLI 208。
[0050] 传输器串行器单元410包括异步到同步转换单元412、传输器时钟424和传输器时钟速率除法器单元422。传输器时钟424与传输器时钟速率除法器单元422耦合。传输器时钟速率除法器单元422被配置用于划分传输器时钟424的时钟速率。在一个实施例中，传输器时钟速率除法器单元422被配置用于将传输器时钟424的时钟速率除以因子10。
[0051] 异步到同步转换单元412与异步MAC单元402、传输器时钟速率除法器单元422和异步时钟406耦合。异步到同步转换单元412被配置用于沿着用异步时钟406定时的异步传输数据线450从异步MAC单元402接收数据。异步时钟406被定时成除了传输器时钟424的速率之外的任何速率。异步传输数据线460是异步MAC单元402驱动的10位的预编码传输数据分段。当有效数据在异步传输数据线450上可用时,异步MAC单元402确立异步传输有效信号452。在异步到同步转换单元412消费来自异步传输数据线450的数据之后，异步到同步转换单元412向异步MAC单元402确立异步传输信用454。
[0052] 异步到同步转换单元412按照先入先出顺序根据传输器时钟速率除法器单元422提供的划分的时钟速率输出同一数据。异步到同步转换单元412一次输入和输出10个并行位。
[0053] 传输器串行器单元410还包括8b/10b编码器单元414。8b/10b编码器单元414与同步MAC单元404和传输器时钟速率除法器单元422耦合。8b/10b编码器单元414被配置用于在来自同步传输数据线460的8位并行分段中从同步MAC单元404接收数据。同步传输数据线460传输未编码传输数据的一个符号或者8位，并且由同步MAC单元404驱动。同步数据单元也从同步传输数据线460传输用 于数据的8b/10b编码的控制位462。同步MAC单元404也与传输器时钟速率除法器单元422耦合，以接收同步
时钟信号464，该同步时钟信号是传输数据速率的1/10。
[0054] 8b/10b编码器单元414然后根据本领域熟知的8b/10b编码方案对接收的来自同步传输数据线460的数据进行编码。8b/10b编码器单元414然后根据传输器时钟速率除法器单元422提供的划分的时钟速率输出编码的数据。
[0055] 传输器串行器模块410包括复用器416。复用器耦合，以接收8b/10b编码器单元414和异步到同步转换单元412二者的10位输出。复用器416与作为选择位的同步/异步模式信号430耦合。在一个实施例中，在系统启动时同步/异步模式信号430被设置一次。在这一实施例中，同步/异步模式信号430在系统操作期间不变，并且仅能在重启期间改变。复用器416在同步模式中选择来自8b/10b编码器单元414的信号并且在异步模式中选择来自异步到同步转换单元412的信号。
[0056] 复用器416选择的信号被传输到串行器418。串行器还耦合到串行器时钟速率除法器单元422和传输器时钟424。串行器418以划分的时钟速率接收信号，并且根据传输器时钟424输出它接收的10位并行信号的个别位。串行器向差分驱动器420输出串行化的信号。差分驱动器420输出正传输信号426和负传输信号428这两个互补信号。如本领域熟知，差分信令减少噪声对信号的影响。
[0057] 图5是示出多协议接收器500的管道的框图。多协议接收器500包括至少一个异步MAC单元402、至少一个同步MAC单元404和接收器串行器模块510。在一个实施例中，至少一个异步MAC单元402可以是图2的异步媒体接入控制(MAC)单元212。在一个实施例中，同步MAC单元404可以是图2的同步MAC单元204A-204E、或者耦合到PCIe核心210A-B的DPI/SLI 208。
[0058] 接收器串行器模块包括接收正接收信号526和负接收信号524的差分接收器512。差分接收器512使用本领域熟知的差分信令技术 来处理正接收信号526和负接收信号524并且输出单个信号。差分接收器512被耦合，以向串行器514和时钟恢复单元515输出。
[0059] 时钟恢复单元515根据
输出信号生成时钟信号。生成的时钟信号可以不同于传输器时钟424。时钟恢复单元515与恢复的时钟速率除法器单元522耦合。恢复的时钟速率除法器单元522被配置用于划分时钟恢复单元515输出的恢复的时钟速率的时钟速率。
[0060] 去串行器514也与时钟恢复单元515和恢复的时钟速率除法器单元522耦合。去串行器514将每个位与来自时钟恢复单元515的每个时钟周期同步、然后对于来自恢复的时钟速率除法器单元522的每个时钟周期输出并行的10位分段。
[0061] 去串行器514被耦合，用于向弹性缓冲器单元516和同步到异步转换单元520二者输出。弹性缓冲器单元516和同步到异步转换单元520二者均耦合到同步/异步模式信号430。尽管去串行器514被连接，以向弹性缓冲器单元516和同步到异步转换单元520二者输出，但是仅在同步模式中启用弹性缓冲器单元516并且仅在异步模式中启用同步到异步转换单元。以这一方式，去串行器514仅向同步数据路径或者异步数据路径之一输出。
[0062] 弹性缓冲器单元516被耦合，以接收去串行器514的输出、恢复的时钟速率除法器单元522的输出、和传输器时钟速率除法器单元422的输出。弹性缓冲器单元被配置用于缓冲去串行化的数据并且将串行化的数据从划分的恢复的时钟速率重新对准到从传输器时钟速率除法器单元422输出的划分的时钟速率。弹性缓冲器单元516包括被配置用于确定将向8b/10b解码器518输出的每个10位块的开始的码组对准单元(未示出)。弹性缓冲器单元向8b/10b解码器518输出10位分段。
[0063] 8b/10b解码器518根据本领域熟知的8b/10b解码方案对10位分段进行解码。8b/10b解码器518然后向同步接收数据线530输出8位分段，并且向同步MAC单元404输出同步接收控制位532。另外，在有效数据在同步接收数据线530和同步接收控制位532二者上可 用时、并且在码组对准时，弹性缓冲器单元516向同步MAC单元404确立接收的有效数据信号
538。弹性缓冲单元516也向同步MAC单元404输出同步接收状态534，该同步MAC单元对接收器状态和可能的错误情况进行编码。状态和错误情况可能包括“接收的数据ok”、“已添加SKiP(SKP)符号”、“已去除SKiP(SKP)符号”、“8b/10b解码错误”、“弹性缓冲器上溢”、“弹性缓冲器下溢”、和“8b/10b不等误差”。同步MAC单元404还从传输器时钟速率除法器单元422接收同步时钟信号464，以将所有
同步信号同步到同步时钟信号464。
[0064] 同步到异步转换单元520被耦合，以从去串行器514、恢复的时钟速率除法器单元522、和异步时钟406接收输入。同步到异步转换单元520将去串行器514的去串行化的信号从同步到来自恢复的时钟速率除法器单元522的划分的恢复的时钟转换成同步到异步时钟
406。同步到异步转换单元520向异步MAC单元402输出异步接收信号，该异步接收信号是编码的10位分段。在有效信号在异步接收数据线540上可用时，同步到异步转换单元520也向异步MAC单元402确立异步接收有效数据位538。异步MAC单元402与异步时钟406耦合，以同步所有异步信号。
[0065] 因此，以上描述的系统提供与异步协议、比如Interlaken协议以及同步SerDes接口、比如PCI Express、Serial RapidIO、SGMII和XAUI的兼容。
[0066] 这一系统将Interlaken特定的PCS/PMA功能中的许多功能从多协议PHY转移到负责Interlaken MAC功能的异步MAC单元中。然而使用这一系统，利用Interlaken的异步MAC单元可以使用与同步MAC单元相同的PHY块。
[0067] 传输接口始于MAC块，该MAC块使用信用/借记方案根据系统时钟发送10位64b/67b预编码/预加扰数据。传输接口的PHY块将10个并行数据位从同步到异步时钟转换成同步到传输器时钟。传输接口的PHY块然后将10个并行位转换成10个串行位，并且用高速差分驱动器传输它们。异步时钟应当以比接口时钟的速度更高的速 度运行以防止时钟转换数据缓冲器中的下溢，在一个实施例中，该接口时钟为625MHz。
[0068] 接收接口的PHY时钟使用高速差分接收器来接收串行数据。然后，接收接口的PHY块将接收的串行数据转换成分段，并且恢复接收的数据的时钟信号。接收接口的PHY块将10位64b/67b编码/加扰数据从除以10的恢复的接收的数据时钟转换成异步时钟，并且将数据与有效位一起向MAC块传输。异步时钟替换对传输器时钟的显式时钟补偿，这也避免全局路由传输器时钟。异步时钟应当以比接口时钟的速度更高的速度运行以防止时钟转换数据缓冲器中的下溢，在一个实施例中，该接口时钟为625MHz。
[0069] 本领域技术人员将理解，在一些实施例中，传输器时钟是接口时钟或者同步时钟。本领域普通技术人员也将理解在一些实施例中，该异步时钟是系统时钟。
[0070] 尽管已经参照本发明的示例实施例具体示出和描述本发明，但是本领域技术人员将理解，可以在其中进行在形式和细节上的各种改变而不脱离所附
权利要求涵盖的本发明的范围。
