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高速串并转换方法及转换器

阅读：253发布：2020-05-11

专利汇可以提供高速串并转换方法及转换器专利检索，专利查询，专利分析的服务。并且本发明公开了一种1路至N路的高速串并转换方法及转换器，其中转换器包括N个输入寄存器、N个2选1选择器、N个输出寄存器和循环序列发生器，输入寄存器依次串行级联；2选1选择器的第一输入端口连接对应的输入寄存器；输出寄存器的输入端口连接对应的2选1选择器的输出端口，输出端口作为并行数据的输出端口，同时环回连接到2选1选择器的第二输入端口；循环序列发生器循环产生一组N位的循环序列作为2选1选择器的输出选择信号。本发明，利用N路2选1选择器及寄存器级联，并使用循环序列产生器产生一组N位的循环序列对2选1选择器同时进行控制，实现将1路高速串行的数据序列转化为N路同步并行数据序列，并行速率为串行的1/N。，下面是高速串并转换方法及转换器专利的具体信息内容。

权利要求

1.1路至N路的高速串并转换器，其特征在于，包括：
N个输入寄存器A1～AN，依次串行级联，一路输入串行数据从第1个所述输入寄存器A1的输入端口输入；
N个2选1选择器C1～CN，每个所述2选1选择器Ci的第一输入端口连接对应的输入寄存器Ai的输出端口；
N个输出寄存器B1～BN，每个所述输出寄存器Bi的输入端口连接对应的2选1选择器Ci的输出端口，每个所述输出寄存器Bi的输出端口作为第i路并行数据的输出端口，并且每个所述输出寄存器Bi的输出端口环回连接相应2选1选择器Ci的第二输入端口；
循环序列发生器，循环产生一组N位的循环序列，作为所述N个2选1选择器的输出选择信号；在一个串行转化周期内，循环序列产生器在第1拍时钟输出信号“1”，N个2选1选择器分别选择上一个串行转化周期已经保存在相应输入寄存器Ai中的数据，并通过相应的输出寄存器Bi的输出端口输出，使得N路数据同时并行输出；同时，输入的串行数据流向级联的N个输入寄存器Ai移入1拍数据；接下来的N-1拍时钟，循环序列产生器输出信号“0”，N个2选1选择器Ci重复选择在第1拍时钟保存在相应输出寄存器Bi中的数据，同时，输入的串行数据流依次向级联的N个输入寄存器移入N-1拍数据；经过N拍移位后，N路数据分别保存在N个输入寄存器Ai的输出端口，并对应于N个2选1选择器的第一输入端口，等待下一个串行转化周期的第一拍时钟，循环序列产生器输出信号“1”时，将N路数据并行输出；
1≤i≤N。
2.利用如权利要求1所述的高速串并转换器实现1路至N路高速串并转换的方法，其特征在于，包括以下步骤：
利用循环序列发生器循环产生一组N位的序列，作为N个2选1选择器的输出选择信号；
根据所述循环序列产生器的输出值为“1”或“0”，所述2选1选择器选择相应的输入寄存器或输出寄存器的输出端口输出数据。
3.如权利要求2所述的方法，其特征在于，
在一个串行转化周期内，循环序列产生器在第1拍时钟输出信号“1”，N个2选1选择器分别选择上一个串行转化周期已经保存在相应输入寄存器Ai中的数据，并通过相应的输出寄存器Bi的输出端口输出，使得N路数据同时并行输出；同时，输入的串行数据流向级联的N个输入寄存器Ai移入1拍数据；
接下来的N-1拍时钟，循环序列产生器输出信号“0”，N个2选1选择器Ci重复选择在第1拍时钟保存在相应输出寄存器Bi中的数据，同时，输入的串行数据流依次向级联的N个输入寄存器移入N-1拍数据；
经过N拍移位后，N路数据分别保存在N个输入寄存器Ai的输出端口，并对应于N个2选1选择器的第一输入端口，等待下一个串行转化周期的第一拍时钟，循环序列产生器输出信号“1”时，将N路数据并行输出。

说明书全文

高速串并转换方法及转换器

技术领域

[0001] 本发明涉及相干光通信领域，具体涉及高速串并转换方法及转换器。

背景技术

[0002] 在相干光通信及光数字信号处理技术已经广泛应用到光通信领域的今天，其核心部件ADC芯片，对于下一代高速光传输系统的重要作用已经慢慢体现出来。通过高速ADC芯片可实现高速率、更灵活、更低功耗的相干光接收系统。但目前，国内高速率ADC芯片技术的落后和器件的缺失极大地限制了100G光传输商用设备的开发以及后100G光传输关键技术的研究。因此研究超高速ADC核心技术，推动高速率ADC芯片的开发成功，对于推动下一代光传输系统的发展具有重大意义。

[0003] 对于速率达到32GS/s6bit的ADC芯片，其数据吞吐量达到192Gb/s，传统的芯片封装技术已很难满足高密度高速的需求的情况。而利用串并变换及多路同步技术，将ADC输出的高速数据转换为多路相对低速的数据输出，然后同后端的DSP芯片互联，可以突破大于100Gb/s速率多芯片间互联难题。

[0004] 传统的串并转换器主要有以下两种方案：

[0005] （1）如图1所示，直接用N选1的MUX电路实现，其输出的并行数据在不同的时钟周期依次输出，不利于后续电路的数据采样。

[0006] （2）使用计数器和寄存器实现，但是，由于计数器中包含的组合逻辑部分，其运行速率受限，无法实现超高速的串并转换。

[0007] 由于可见，传统的串并转换器无法实现超高速的串并转换。

发明内容

[0008] 本发明所要解决的技术问题是串并转换器无法实现超高速的串并转换的问题。

[0009] 为了解决上述技术问题，本发明所采用的技术方案是提供一种1路至N路的高速串并转换器，包括：

[0010] N个输入寄存器A1～AN，依次串行级联，一路输入串行数据从第1个所述输入寄存器A1的输入端口输入；

[0011] N个2选1选择器C1～CN，每个所述2选1选择器Ci的第一输入端口连接对应的输入寄存器Ai的输出端口；

[0012] N个输出寄存器B1～BN，每个所述输出寄存器Bi的输入端口连接到对应的2选1选择器Ci的输出端口，每个所述输出寄存器Bi的输出端口作为第i路并行数据的输出端口，并且每个所述输出寄存器Bi的输出端口环回连接相应2选1选择器Ai的第二输入端口；

[0013] 循环序列发生器，循环产生一组N位的循环序列，作为所述N个2选1选择器的输出选择信号；

[0014] 1≤i≤N。

[0015] 本发明还提供了一种利用上述的高速串并转换器实现1路至N路高速串并转换的方法，包括以下步骤：

[0016] 利用循环序列发生器循环产生一组N位的序列，作为N个2选1选择器的输出选择信号；

[0017] 根据所述循环序列产生器的输出值为“1”或“0”，所述2选1选择器选择相应的输入寄存器或输出寄存器的输出端口输出数据。

[0018] 在上述方法中，在一个串行转化周期内，循环序列产生器在第1拍时钟输出信号“1”，N个2选1选择器分别选择上一个串行转化周期已经保存在相应输入寄存器Ai中的数据，并通过相应的输出寄存器Ci的输出端口输出，使得N路数据同时并行输出；同时，输入的串行数据流向级联的N个输入寄存器Ai移入1拍数据；

[0019] 接下来的N-1拍时钟，循环序列产生器输出信号“0”，N个2选1选择器Ci重复选择在第1拍时钟保存在相应输出寄存器Bi中的数据，同时，输入的串行数据流依次向级联的N个输入寄存器移入N-1拍数据；

[0020] 经过N拍移位后，N路数据分别保存在N个输入寄存器的输出端口，并对应于N个2选1选择器的第一输入端口，等待下一个串行转化周期的第一拍时钟，循环序列产生器输出信号“1”时，将N路数据并行输出。

[0021] 本发明，利用N路2选1选择器及寄存器级联，并使用循环序列产生器产生一组N位的循环序列对所有N级2选1选择器同时进行控制，实现将1路高速串行的数据序列转化为N路同步并行数据序列，并行数据的速率为串行数据的1/N。附图说明

[0022] 图1是为传统串并转换器的波形效果图；

[0023] 图2是本发明提供的高速串并转换器的波形效果图；

[0024] 图3是本发明的提供的高速串并转换器结构图。

具体实施方式

[0025] 本发明提供了一种1路至N路高速串并转换器及方法，实现1到N路的高速串并转换。下面结合附图对本发明做出详细的说明。

[0026] 如图3所示，本发明提供的高速串并转换器包括循环序列发生器、N个输入寄存器A1～AN、N个2选1选择器C1～CN和N个输出寄存器B1～BN。

[0027] N个输入寄存器A1～AN依次串行级联，一路输入的串行数据从第1个输入寄存器A1的输入端口DA1输入，输入寄存器Ai的输出端QAi连接到对应的2选1选择器Ci的第一输入端口（下路），2选1选择器Ci的输出端口连接到输出寄存器Bi的输入端口DBi，输出寄存器Bi的输出端口QBi则作为并行数据的第Ni路输出端口，同时该输出端口又环回连接到2选1选择器Ci的第二输入端口（上路）。

[0028] 循环序列产生器循环产生一组N位的循环序列“1、0、…、0”（1个串行转化周期内，先产生1，然后是N-1个0），其输出分别连接到各个2选1选择器Ci的选择端口作为输出选择信号。当循环序列产生器输出“1”时，2选1选择器Ci选择下路数据即寄存器Ai的数据输出；当循环选择器输出“0”时，2选1选择器Ci选择上路输出寄存器Bi的数据输出，即保持前一时钟周期的数据。

[0029] 在一个串行转化周期内，循环序列产生器在第1拍时钟输出信号“1”，N个2选1选择器分别选择上一个串行转化周期已经保存在相应输入寄存器Ai中的数据，并通过相应的输出寄存器Bi的输出端口输出，使得N路数据同时并行输出；同时，输入的串行数据流向级联的N个输入寄存器Ai移入1拍数据；

[0030] 接下来的N-1拍时钟，循环序列产生器输出信号“0”，N个2选1选择器Ci重复选择在第1拍时钟保存在相应输出寄存器Bi中的数据，同时，输入的串行数据流依次向级联的N个输入寄存器移入N-1拍数据；

[0031] 经过N拍移位后，N路数据分别保存在N个输入寄存器的输出端口，并对应于N个2选1选择器的输入端口，等待下一个串行转化周期的第一拍时钟将N路数据并行输出。

[0032] 举例如下：

[0033] 串行数据“D1D2…Di…DN”从第1个输入寄存器A1的输入端口输入。

[0034] 在一个串行转化周期内，循环序列产生器产生一组N位序列“1、0、…、0、…、0”，在第1拍时钟输出信号“1”时，N个2选1选择器分别选择上一个串行转化周期已经保存在相应输入寄存器Ai中的数据，并通过相应的输出寄存器Ci的输出端口输出，使得N路数据同时并行输出；同时，输入的串行数据流向级联的N个输入寄存器Ai移入1拍数据，此时，输入寄存器Ai中保存的数据为：

[0035] A1=D1；

[0036] A2～AN为以前数据的移位。

[0037] 以此类推，

[0038] 接下来的第i拍时钟，循环序列产生器输出信号“0”，N个2选1选择器Ci重复选择在第1拍时钟保存在相应输出寄存器Bi中的数据，同时，输入的串行数据流向级联的N个输入寄存器移入第i拍数据，此时，输入寄存器Ai中保存的数据为：

[0039] A1=Di；

[0040] A2=Di-1；

[0041] Ai=D1;

[0042] Ai+1～AN为以前数据的移位。

[0043] 接下来的第N拍时钟，循环序列产生器输出信号“0”，N个2选1选择器Ci重复选择在第1拍时钟保存在相应输出寄存器Bi中的数据，同时，输入的串行数据流向级联的N个输入寄存器移入第N拍数据，此时，输入寄存器Ai中保存的数据为：

[0044] A1=DN；

[0045] A2=DN-1；

[0046] AN＝D1。

[0047] 使用本发明提供的1路至N路高速串并转换器，波形效果图如图2所示。

[0048] 图2中，A0-D0表示第一个并行数据，A1-D1表示第二个并行数据。

[0049] 本发明不局限于上述最佳实施方式，任何人应该得知在本发明的启示下作出的结构变化，凡是与本发明具有相同或相近的技术方案，均落入本发明的保护范围之内。

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