基于压控延迟线的锁相环频率合成器环路补偿方法
阅读：1023发布：2020-05-17
专利汇可以提供基于压控延迟线的锁相环频率合成器环路补偿方法专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种基于压控延迟线的 锁 相环 频率 合成器环路补偿方法，提出基于压控延迟线的环路补偿结构，以较小的芯片面积和很低的功耗代价，产生一个零点做环路 稳定性 补偿，该零点代替了传统结构中由二阶 滤波器 R0和C0产生的零点1/R0C0的作用，从而可以显著减小二阶滤波器中R0和C0，同时依然能够实现环路稳定，且带宽保持不变，如图1所示。同时，理论分析表明，基于压控延迟线环路补偿的PLL频率合成器，压控延迟线模 块 带入的噪声由于环路的低通特性而得到抑制，因而对输出 相位 噪声的影响很小。，下面是基于压控延迟线的锁相环频率合成器环路补偿方法专利的具体信息内容。
基于压控延迟线的锁相环频率合成器环路补偿方法
技术领域
背景技术
[0002] 随着现代电子信息技术与无线通讯的发展，对时钟信号的需求增加，锁相环频率合成器具有稳定性好，集成度高，频率范围广的特点，被广泛使用于产生信号源。但是，当锁相环的输入参考频率较低时，传统Type-II电荷泵锁相环的环路滤波电路需要较大的滤波电容，占用较大的芯片面积，不利于锁相环系统低成本片上集成。
发明内容
[0003] 本发明的目的就在于为了解决上述问题而提供一种基于压控延迟线的锁相环频率合成器环路补偿方法。
[0004] 本发明通过以下技术方案来实现上述目的：
[0005] 本发明包括以下步骤：
[0006] (1)如图1所示，输入参考频率信号经过压控延迟线(VCDL)模块延迟后输入至鉴频鉴相器模块(PFD)，经过电荷泵滤波器(CP+LPF)模块输出控制电压VC控制压控振荡器(VCO)模块，再将输出信号通过分频器(N)模块反馈回PFD模块，实现环路负反馈调节作用，其中，(VCDL)的延迟时间受控制电压VC控制，VC提高，则延迟时间增加；
[0007] (2)通过环路传递函数分析，选取合适的设计参数，实现环路稳定性补偿。
[0008] 1.鉴频鉴相器与电荷泵的传递函数
[0009] 首先分析输出端不接电荷泵的鉴相器模型。假设PLL已经锁定，输入信号与输出信号的相差为θe，在鉴相器的两个输出信号中有一个是有用输出，可以用来显示相位差的大小，将输出端的直流电压平均值用Vd表示。用VH表示有用输出端的高电平。对于线性鉴相范围在0到2π之间且鉴相中心处于π的鉴相器，Vd可以用式(1)表示，
[0010]
[0011] 则鉴相器传递函数为，
[0012]
[0014] 可以知道一个周期内鉴频鉴相器对电荷泵充/放电时间约为(θe/ωin)，这在输出信号超前于输入信号相位时是精确的，反之则是近似的，只在小带宽下成立，因为此时压控振荡器的频率/相位会在脉冲开启过程中变化。这样，鉴频鉴相器对电荷泵的平均充放电电流为，
[0015]
[0016] 则从相位差到电荷泵输出平均电流的传递函数为，
[0017]
[0018] 2.二阶滤波器传递函数
[0019] 二阶滤波器的s域传递函数可表示为，
[0020]
[0021] 3.压控延迟线(VCDL)模块传递函数
[0022] 压控延迟线的输入变量是控制电压VC，输出变量是延时信息。每一级延时单元的延时用td表示，N级延时单元的总延时为D＝Ntd，那么VCDL的压控延迟增益可表示为，[0023]
[0024] 如果以相位为输出变量，输入参考时钟周期为Tin(参考频率为ωin)，可以得到VCDL的传递函数为，
[0025] K1＝KVCDL·2π/Tin＝KVCDL·ωin (7)
[0026] 4.压控振荡器(VCO)模块传递函数
[0027] 根据压控振荡器的工作原理，控制电压VC是压控环形振荡器的输入，输出是频率，由于相位是频率对时间的积分，设相位差作为压控振荡器的输出，则可得到，[0028] θex＝KVCO∫VCdt (8)
[0029] 可以看出，压控振荡器能够看作一个积分器，经过拉氏变换，可得压控振荡器的传递函数为，
[0030]
[0031] 5.系统环路传递函数
[0032] 综上，在环路锁定的条件下，可以对环路进行线性化分析，得到输入鉴相器的相位误差为，
[0033]
[0034] 结合各模块的传递函数得到基于压控延迟线补偿的锁相环整体系统线性模型的环路传递函数为，
[0035]
[0036] 将式(11)化简得到环路传递函数也可以表示为式(12)，
[0037]
[0038] 从式(12)可以看出，设计的环路含有两个位于原点的0极点、一个左半平面极点和两个左半平面零点( 和 )。可见由压控延迟线增益与压控振荡器增益的比值KVCO/KVCDL可以决定左半平面零点 的位置，合理设计压控延迟线增益与压控振荡器增益，将零点 放置在带宽以内，进行环路稳定性补偿，可以保证所需带宽和相位裕度，无需环路滤波电容做零点补偿，因此，可以将滤波器产生的1/R0C0零点放置在带宽以外的高频处，因而滤波器的电容可以取较小的值，如图2所示。
[0039] (3)通过传递函数进行相位噪声分析，结果表明，压控延迟线模块带入的噪声由于环路的低通特性而得到抑制，因而对输出相位噪声的影响很小。
[0040] 分析各子模块在基于压控延迟线的锁相环补偿结构中对输出频率相位噪声产生的影响，如图3所示。
[0041] 1.首先环路开环传递函数表示为，
[0042] G(s)＝KdF(s)(Kvco/s+Kvcdl) (13)
[0043] 环路传递函数表示为，
[0044]
[0045] 2.参考时钟产生的相位噪声
[0046] 计算参考输入时钟信号带入的相位噪声在输出端产生的影响，可以得到，[0047]
[0048] 由式(15)可以得到输入参考时钟的相位噪声到输出的相位噪声传递公式为，[0049]
[0050] 3.鉴相器到电荷泵产生相位噪声
[0051] 计算由于鉴相器到电荷泵产生的相位噪声在输出端产生的影响，可以得到，[0052]
[0053] 由式(17)可以得到鉴相器到电荷泵产生的相位噪声到输出的相位噪声传递公式为，
[0054]
[0055] 4.滤波器的相位噪声传递
[0056] 计算低通滤波器产生的相位噪声在输出端产生的影响，可以得到，[0057]
[0058] 由式(19)可以得到低通滤波器产生的电压噪声到输出的相位噪声传递公式为，[0059]
[0060] 5.压控延迟线的相位噪声传递
[0061] 计算由于压控延迟线引入的相位噪声在输出端产生的影响，可以得到，[0062]
[0063] 由式(21)可以得到压控延迟线引入的相位噪声到输出的相位噪声传递公式为，[0064]
[0065] 6.压控振荡器的相位噪声传递
[0066] 计算由于压控振荡器引入的相位噪声在输出端产生的影响，可以得到，[0067]
[0068] 由式(23)可以得到压控振荡器引入的相位噪声到输出的相位噪声传递公式为[0069]
[0070] 7.整体系统输出相位噪声
[0071] 综上，可以得到整体环路输出相位噪声为，
[0072]
[0073] 由公式(25)可以看出，压控延迟线模块带入的噪声由于环路的低通特性而得到抑制，因而对输出相位噪声的影响很小。
[0074] 由公式(25)也可以看出，减小环路相位噪声可以通过以下方式：(1)减小电源电压带来的噪声；(2)通过采用多环路结构等方式，减小分频器的分频比；(3)减小压控振荡器的增益；(4)增大电荷泵电流；(5)减小压控振荡器以及压控延迟线的内部相位噪声；(6)在保证环路稳定性，能够在要求时间内准确捕捉相位并锁定的情况下，适当增加环路带宽。
[0075] 本发明的有益效果在于：
[0076] 本发明是一种基于压控延迟线的锁相环频率合成器环路补偿方法，与现有技术相比，本发明提出基于压控延迟线的环路补偿结构，以较小的芯片面积和很低的功耗代价，产生一个左半平面零点做环路稳定性补偿，该零点代替了传统结构中由二阶滤波器R0和C0产生的零点1/R0C0的作用，从而可以显著减小二阶滤波器中R0和C0，同时依然能够实现环路稳定，且带宽保持不变。同时，理论分析表明，基于压控延迟线环路补偿的PLL频率合成器，压控延迟线模块带入的噪声由于环路的低通特性而得到抑制，因而对输出相位噪声的影响很小。附图说明
[0077] 图1是本发明基于压控延迟线环路补偿的锁相环频率合成器系统结构框图；
[0078] 图2a是传统Type-II锁相环环路补偿原理图；
[0079] 图2b是本发明的基于压控延迟线补偿的环路补偿原理图；
[0080] 图3是本发明的基于压控延迟线补偿的锁相环频率合成器噪声分析框图；
[0081] 图4是本发明的压控延迟线电路结构框图；
[0082] 图5a是本发明的输出90.5MHz时环路传递函数MATLAB仿真的幅频和相频曲线；
[0083] 图5b是本发明的稳定输出90.5MHz时实际电路的控制电压瞬态响应；
具体实施方式
[0084] 下面结合具体实施例对本发明做进一步说明：
[0085] 基于压控延迟线补偿方法，设计了一款锁相环频率合成器，选用0.18μm CMOS工艺，参考时钟周期为31μs(频率约为32kHz)，输出频率90.5MHz。
[0086] 1.根据传递函数确定环路系统级参数
[0087] 为保证环路的稳定性和捕获锁定，根据环路传递函数确定各模块系统级参数。
[0088] 步骤1：首先确定环路分频系数。由于参考时钟周期为31μs，输出频率为90.5MHz，则N取2828。
[0089] 步骤2：确定环路带宽。为了避免电荷泵的连续时间近似效应，一般取环路的带宽尽可能小于输入参考频率，但是为了抑制VCO的相位噪声(系统相位噪声的主要来源)，需要尽可能增大带宽。作为一种折中，可以把带宽设定为参考频率的1/10，即，[0090]
[0091] 步骤3：确定电荷泵电流和环路滤波电容。根据环路传递函数可以得到，环路直流增益为，
[0092]
[0093] 由式(27)可以看出，环路直流增益由电容以及电荷泵电流，压控振荡器增益共同决定。基于压控延迟线的环路补偿结构无需滤波器电容做零点补偿，因此，可以取较小的电容值，仅需要使电容值以及电荷泵电流Icp的大小能够保证环路增益达到项目要求，实现环路抑制相位噪声的能力与稳定性即可。
[0094] 步骤4：确定压控振荡器(VCO)与压控延迟线(VDCL)增益。VCO的控制电压受电源电压和能使电荷泵满足饱和的最小电压的限制。当电源电压为2.4V时，假定VCO的控制电压范围为0.5～1.5V，通过
[0095]
[0096] 即式(28)可以得到压控振荡器增益。
[0097] 同理，当电源电压为2.4V时，假定VCDL控制电压范围为0.5～1.5V，通过[0098]
[0099] 即式(29)可以得到压控延迟线VCDL的增益。
[0100] 同时，将VCO与VCDL的增益之比决定的左半平面零点[KVCO/(KVCDL·ωin)]放在单位增益带宽以内，将滤波器产生的RC零点放到带宽以外。最终得到VCO增益为10M/Hz，延迟线VCDL增益为3.6μs/V。
[0101] 2.稳定性仿真验证
[0102] 通过上述设计所得参数，进行稳定性的仿真验证。首先，使用MATLAB，基于前述小信号环路传递函数模型仿真得到环路幅频和相频特性曲线，从而确定环路增益、带宽以及相位裕度是否在设计范围内。然后基于Cadence Spectre进行实际电路时域仿真，进一步验证系统的稳定性。
[0103] 以输出90.5MHz为例，通过上述方法计算得到系统参数如下：
[0104] (1)电源电压VDD＝2.4V；
[0105] (2)参考频率32768Hz,ω3dB＝30krad/s，分频比N＝2828。
[0106] (3)R0＝80kΩ,C0＝80pF,C1＝6pF；
[0107] (4)KVCO＝10MHz/V,ωinKVCDL＝2000rad/V，Icp＝20μA。
[0108] 实际电路的设计如下：鉴频鉴相器、电荷泵、压控振荡器VCO和分频器等用VerilogA宏模型代替，压控延迟线VCDL模块设计如图4所示，由12级延迟单元串联而成，延迟单元选择推挽型延时单元结构。该结构通过控制电压VC调节反相器对输出电容的充放电电流IC，改变输出电容的充放电速度，从而改变延时。可以推导出单级延时单元的延时为，[0109]
[0110] 从式(30)可以看出，IC与延迟单元形成的延迟时间成反比，可知通过改变流过延迟单元的电流，即改变对每级延迟单元等效输出电容的充放电电流，可以调节推挽型延迟单元的延迟时间。该结构能够满足系统的要求，具有低功耗，面积较小，输出范围广等优点。
[0111] 控制电压VC与推挽型延迟单元的充放电电流IC的关系为，
[0112]
[0113] 将式(31)带入式(30)可以得到多级延迟单元串联形成的压控延迟线的总延时近似为，
[0114]
[0115] 从式(32)中可得，改变控制电压VC可以改变延迟线的延迟时间，理想情况下，压控延迟线的控制电压与延迟时间成正比，即压控延迟线增益 为常数，由设计的器件等效电容和电阻所决定。
[0116] 基于环路传递函数的MATLAB仿真得到如图5a所示的幅频和相频特性曲线，从图5a0
可以看出，锁相环线性化系统环路的带宽为30krad/s，相位裕度为74。实际电路的Spectre时域仿真波形如图5b所示，从图5b可以看出，环路在300μs时间内能够捕捉锁定，得到要求的输出频率90.5MHz，控制电压抖动小于0.1％，时钟脉冲信号到来瞬间控制电压抖动在5mV以内。
可以看出，锁相环线性化系统环路的带宽为30krad/s，相位裕度为74。实际电路的Spectre时域仿真波形如图5b所示，从图5b可以看出，环路在300μs时间内能够捕捉锁定，得到要求的输出频率90.5MHz，控制电压抖动小于0.1％，时钟脉冲信号到来瞬间控制电压抖动在5mV以内。
[0117] 基于模型的MATLAB频率特性仿真和基于实际电路的Spectre时域仿真，都验证了上述设计步骤得到的设计参数满足初始时设定的环路稳定性和噪声抑制能力的要求，这说明，基于压控延迟线的环路补偿方法确实能够在保证环路带宽的前提下实现环路的稳定性补偿。
[0118] 本发明详细介绍了锁相环的压控延迟线环路补偿的原理，压控延迟线以较小的芯片面积和很低的功耗为代价，产生一个零点做环路稳定性补偿，该零点代替了传统结构中由二阶滤波器产生的零点1/R0C0的作用，从而可以显著减小二阶波器中电阻R0和电容C0，同时依然能够实现环路稳定，且带宽保持不变。本发明基于小信号线性化分析方法分析了提出的结构的补偿原理；对压控延迟线模块带入的噪声对输出相位噪声的影响进行了理论分析，分析表明，压控延迟线模块带入的噪声由于环路的低通特性而得到抑制，因而对输出相位噪声的影响很小。本发明还通过一个具体实施例详细介绍了压控延迟线的具体电路实现技术，以及带压控延迟线补偿的PLL频率合成器系统参数的设计过程。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 极低光信噪比下的相干光通信终端的时间同步方法与系统 | 2020-05-11 | 587 |
| 用于测量闪烁噪声的电路及其使用方法 | 2020-05-12 | 918 |
| 一种单载波频域均衡系统中基于判决反馈的相位噪声自矫正补偿方法 | 2020-05-08 | 1002 |
| 推推介质振荡器 | 2020-05-12 | 800 |
| 基于变分贝叶斯推断的毫米波系统双端相位噪声抑制方法 | 2020-05-11 | 901 |
| 频率基准振荡器设备和稳定频率基准信号的方法 | 2020-05-08 | 760 |
| 一种减少频率锁定时间的锁相环装置及实现方法 | 2020-05-12 | 259 |
| 一种DDS器件中子效应评估系统 | 2020-05-08 | 534 |
| 一种实时频谱监测设备 | 2020-05-11 | 171 |
| 一种量子随机数产生装置 | 2020-05-13 | 740 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
相位噪声热门专利
QQ群二维码
意见反馈
意见反馈