移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
阅读：471发布：2020-05-08
专利汇可以提供移位寄存器单元及其驱动方法、栅极驱动电路和显示装置专利检索，专利查询，专利分析的服务。并且本公开 实施例 公开了一种移位寄存器单元及其驱动方法、栅极驱动 电路 和显示装置。移位寄存器单元包括：输入电路，配置为将来自输入 信号 端的 输入信号 输出至所述上拉 节点 ；输出电路，配置为在上拉节点的电位控制下，将来自 时钟信号 端的时钟信号输出至 输出信号 端；复位降噪电路，被配置成在下拉节点的电位的控制下，对上拉节点和输出信号端进行复位和降噪；以及下拉节点控制电路，连接至第一 电压 端和下拉节点，下拉节点控制电路被配置为在下拉节点的电位控制下，将所述下拉节点和第一电压端电连接。，下面是移位寄存器单元及其驱动方法、栅极驱动电路和显示装置专利的具体信息内容。
1.一种移位寄存器单元，包括：
输入电路，连接至输入信号端和上拉节点，所述输入电路配置为将来自输入信号端的输入信号输出至所述上拉节点；
输出电路，连接至时钟信号端、输出信号端和上拉节点，所述输出电路配置为在上拉节点的电位控制下，将来自时钟信号端的时钟信号输出至输出信号端；
复位降噪电路，连接至上拉节点、下拉节点和输出信号端，复位降噪电路被配置成在下拉节点的电位的控制下，对上拉节点和输出信号端进行复位和降噪；以及下拉节点控制电路，连接至第一电压端和下拉节点，所述下拉节点控制电路被配置为在下拉节点的电位控制下，将所述下拉节点和第一电压端电连接。
2.根据权利要求1所述的移位寄存器单元，其中，所述下拉节点控制电路还连接至上拉节点和第二电压端；所述下拉节点控制电路被配置为在上拉节点的电位控制下，所述第一电压端和第二电压端之间的电连接断开。
3.根据权利要求2所述的移位寄存器单元，其中，所述下拉节点控制电路包括第一晶体管、第二晶体管和第三晶体管；
其中，第一晶体管的栅极连接至下拉节点，第一极连接至第一电压端，第二极连接第二晶体管的第一极和栅极；
第二晶体管的第二极连接至第三晶体管的栅极；以及
第三晶体管的第一极连接第一晶体管的第二极，第三晶体管的第二极连接下拉节点。
4.根据权利要求3所述的移位寄存器单元，其中，所述下拉节点控制电路还包括第四晶体管；
其中，第四晶体管的栅极连接至上拉节点，第一极连接至第二电压端，第二极连接第一晶体管的栅极。
5.根据权利要求1～4之一所述的移位寄存器单元，还包括下拉控制触发电路，所述下拉控制触发电路连接至第一触发信号端和下拉节点控制电路；所述下拉控制触发电路配置为在来自第一触发信号端的第一触发信号的控制下，触发所述下拉节点控制电路控制下拉节点的电位。
6.根据权利要求5所述的移位寄存器单元，其中，所述下拉控制触发电路包括第五晶体管，所述第五晶体管的栅极和第一极连接至第一触发信号端，第二极连接至第一晶体管的栅极。
7.根据权利要求5所述的移位寄存器单元，其中，所述下拉控制触发电路还连接第二触发信号端，所述下拉控制触发电路还配置为在来自第二触发信号端的第二触发信号的控制下，触发下拉节点控制电路控制下拉节点的电位。
8.根据权利要求7所述的移位寄存器单元，其中，所述下拉控制触发电路还包括第六晶体管，所述第六晶体管的栅极和第一极连接至第二触发信号端，第二极连接至第一晶体管的栅极。
9.根据权利要求4所述的移位寄存器单元，其中，所述下拉节点控制电路还包括第七晶体管，第七晶体管的栅极连接至上拉节点，第一极连接至第二电压端，第二极连接至第三晶体管的栅极。
10.根据权利要求1～4之一所述的移位寄存器单元，其中，所述复位降噪电路包括第八晶体管和第九晶体管；第八晶体管的栅极连接至下拉节点，第一极连接第二电压端，第二极连接至输出信号端；
第九晶体管的栅极连接至下拉节点，第一极连接第二电压端，第二极连接至上拉节点。
11.根据权利要求1～4之一所述的移位寄存器单元，其中，输入电路包括第十晶体管，第十晶体管的栅极和第一极连接至输入信号端，第二极连接至上拉节点。
12.根据权利要求1～4之一所述的移位寄存器单元，其中，所述输出电路包括第十一晶体管和电容，其中
第十一晶体管的栅极和电容的第一端连接至所述上拉节点，第十一晶体管的第一极连接至时钟信号端，第十一晶体管的第二极和电容的第二端连接至输出信号端。
13.一种栅极驱动电路，包括：
N级级联的如权利要求1～12之一所述的移位寄存器单元；
其中第n级移位寄存器单元的输出信号端连接至第(n+1)级移位寄存器单元的输入信号端，第n级移位寄存器单元的第一触发信号端连接至第(n+1)级移位寄存器单元的输出信号端，N是大于等于2的整数，n是大于等于1且小于(N-1)的整数。
14.根据权利要求13所述的栅极驱动电路，其中N级移位寄存器单元各自的第二触发信号端连接为接收帧复位信号。
15.一种如权利要求1～12之一所述的移位寄存器单元的驱动方法，包括：
在第一时段，输入信号为第一电平，上拉节点的电位升高；
在第二时段，时钟信号为第一电平，上拉节点的电位继续升高，输出信号端为第一电平；
在第三时段，第一触发信号为第一电平，在下拉节点的电位控制下，将第一电压端与下拉节点电连接。
16.根据权利要求15所述的驱动方法，其中，在所述第一时段和第二时段，在上拉节点的电位控制下，第一电压端和第二电压端之间的电连接断开。
17.根据权利要求15所述的驱动方法，还包括在所述第三时段，在下拉节点的电位控制下，上拉节点和输出信号端为第二电平。
18.根据权利要求15所述的驱动方法，还包括在第四时段，在下拉节点的电位控制下，对上拉节点和输出信号端降噪。
移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
技术领域
[0001] 本公开涉及显示领域，尤其涉及一种移位寄存器单元及其驱动方法、一种栅极驱动电路和一种显示装置。
背景技术
[0002] 在基于薄膜晶体管(Thin Film Transistor，TFT)的液晶显示器(Liquid Crystal Device，LCD)中，可以将驱动栅极的栅极驱动电路形成于显示面板上，构成阵列基板(Gate drive On Array，GOA)面板。栅极驱动电路可以包括多个级联的移位寄存器单元。在传统的栅极驱动电路中，通常将下一级移位寄存器单元的输出信号作为本级移位寄存器单元的复位信号，将上一级移位寄存器单元的输出信号作为本级移位寄存器单元的输入信号。
[0004] 本公开实施例提供一种移位寄存器单元及其驱动方法、一种栅极驱动电路和一种显示装置。
[0005] 根据本公开实施例的一方面，提供了一种移位寄存器单元，包括：
[0006] 输入电路，连接至输入信号端和上拉节点，所述输入电路配置为将来自输入信号端的输入信号输出至所述上拉节点；
[0007] 输出电路，连接至时钟信号端、输出信号端和上拉节点，所述输出电路配置为在上拉节点的电位控制下，将来自时钟信号端的时钟信号输出至输出信号端；
[0008] 复位降噪电路，连接至上拉节点、下拉节点和输出信号端，复位降噪电路被配置成在下拉节点的电位的控制下，对上拉节点和输出信号端进行复位和降噪；以及[0009] 下拉节点控制电路，连接至第一电压端和下拉节点，所述下拉节点控制电路被配置为在下拉节点的电位控制下，将所述下拉节点和第一电压端电连接。
[0010] 例如，所述下拉节点控制电路还连接至上拉节点和第二电压端；所述下拉节点控制电路被配置为在上拉节点的电位控制下，所述第一电压端和第二电压端之间的电连接断开。
[0011] 例如，所述下拉节点控制电路包括第一晶体管、第二晶体管和第三晶体管；其中，第一晶体管的栅极连接至下拉节点，第一极连接至第一电压端，第二极连接第二晶体管的第一极和栅极；第二晶体管的第二极连接至第三晶体管的栅极；以及第三晶体管的第一极连接第一晶体管的第二极，第三晶体管的第二极连接下拉节点。
[0012] 例如，所述下拉节点控制电路还包括第四晶体管；其中，第四晶体管的栅极连接至上拉节点，第一极连接至第二电压端，第二极连接第一晶体管的栅极。
[0013] 例如，根据本公开实施例的移位寄存器单元还包括下拉控制触发电路，所述下拉控制触发电路连接至第一触发信号端和下拉节点控制电路；所述下拉控制触发电路配置为在来自第一触发信号端的第一触发信号的控制下，触发下拉节点控制电路控制下拉节点的电位。
[0014] 例如，所述下拉控制触发电路包括第五晶体管，第五晶体管的栅极和第一极连接至第一触发信号端，第二极连接至第一晶体管的栅极。
[0015] 例如，所述下拉控制触发电路还连接第二触发信号端，下拉控制触发电路还配置为在来自第二触发信号端的第二触发信号的控制下，触发下拉节点控制电路控制下拉节点的电位。
[0016] 例如，下拉控制触发电路还包括第六晶体管，第六晶体管的栅极和第一极连接至第二触发信号端，第二极连接至第一晶体管的栅极。
[0017] 例如，下拉节点控制电路还包括第七晶体管，第七晶体管的栅极连接至上拉节点，第一极连接至第二电压端，第二极连接至第三晶体管的栅极。
[0018] 例如，所述复位降噪电路包括第八晶体管和第九晶体管；第八晶体管的栅极连接至下拉节点，第一极连接第二电压端，第二极连接至输出信号端；
[0019] 第九晶体管的栅极连接至下拉节点，第一极连接第二电压端，第二极连接至上拉节点。
[0020] 例如，输入电路包括第十晶体管，第十晶体管的栅极和第一极连接至输入信号端，第二极连接至上拉节点。
[0021] 例如，所述输出电路包括第十一晶体管和电容，其中
[0022] 第十一晶体管的栅极和电容的第一端连接至所述上拉节点，第十一晶体管的第一极连接至时钟信号端，第十一晶体管的第二极和电容的第二端连接至输出信号端。
[0023] 根据本公开实施例的另一方面，提供了一种栅极驱动电路，包括：
[0024] N级级联的根据本公开实施例的移位寄存器单元；
[0025] 其中第n级移位寄存器单元的输出信号端连接至第(n+1)级移位寄存器单元的输入信号端，第n级移位寄存器单元的第一触发信号端连接至第(n+1)级移位寄存器单元的输出信号端，N是大于等于2的整数，n是大于等于1且小于(N-1)的整数。
[0027] 根据本公开实施例的另一方面，提供了一种根据本公开实施例的移位寄存器单元的驱动方法，包括：
[0028] 在第一时段，输入信号为第一电平，上拉节点的电位升高；
[0029] 在第二时段，时钟信号为第一电平，上拉节点的电位继续升高，输出信号端为第一电平；
[0030] 在第三时段，第一触发信号为第一电平，在下拉节点的电位控制下，将第一电压端与下拉节点电连接。
[0031] 例如，在所述第一时段和第二时段，在上拉节点的电位控制下，第一电压端和第二电压端之间的电连接断开。
[0032] 例如，在所述第三时段，在下拉节点的电位控制下，上拉节点和输出信号端为第二电平。
[0033] 例如，根据本公开实施例的驱动方法还包括在第四时段，在下拉节点的电位控制下，对上拉节点和输出信号端降噪。
[0034] 本公开实施例提供了一种移位寄存器单元及其驱动方法、一种栅极驱动电路以及一种包括所述栅极驱动电路的显示装置。根据本公开实施例，通过改进移位寄存器单元的电路结构来控制移位寄存器单元中下拉节点的电位，能够调整输出的栅极驱动信号的波形。例如，在移位寄存器单元的复位时段，将复位信号用作触发信号使下拉节点的电位由低电平变为高电平，继而将下拉节点与例如直流高电平电压源的第一电压端电连接，从而触发正反馈(下拉节点的高电位→高电平电压端→下拉节点的高电位)。附加地，在两帧扫描之间，可以将例如STV信号的帧复位信号用作触发信号，使下拉节点的电位由低电平变为高电平，继而触发上述正反馈。此外，根据本公开实施例的技术方案，在上拉节点为高电位时，断开例如直流高电平电压源的第一电压端和直流低电平电压源的第二电压端之间的电通路，从而能够减小直流功耗。此外，根据本公开实施例，由于在通常的复位时段利用触发信号拉高下拉节点的电位，同时在下拉节点的电位控制下使上拉节点和输出信号端的电位变为低电平，从而实现上拉节点和输出信号端的复位，因此无需设置专用的复位电路来进行上拉节点和输出信号端的复位，由此进一步简化了电路结构。附图说明
[0035] 图1示出了一种移位寄存器单元的示例电路图；
[0036] 图2示出了图1中移位寄存器单元的操作时序图；
[0037] 图3A示出了根据本公开实施例的移位寄存器单元的一种示意方框图；
[0038] 图3B示出了根据本公开实施例的移位寄存器单元的一种示例电路图；
[0039] 图4A示出了根据本公开实施例的移位寄存器单元的另一示意方框图；
[0040] 图4B示出了根据本公开实施例的移位寄存器单元的另一示例电路图；
[0041] 图5示出了根据本公开实施例的移位寄存器单元的驱动方法流程图；
[0042] 图6示出了根据本公开实施例的移位寄存器单元的操作时序图；
[0043] 图7示出了根据本公开实施例的栅极驱动电路中移位寄存器单元的一种示例级联方式；以及
[0044] 图8示出了根据本公开实施例的显示装置的示意方框图。
具体实施方式
[0045] 为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。
[0046] 除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。
[0047] 此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。
[0048] 此外，在本公开实施例的描述中，术语“第一电平”和“第二电平”仅用于区别两个电平的幅度不同。例如，下文中以“第一电平”为高电平、“第二电平”为低电平为例进行描述。本领域技术人员可以理解，本公开不局限于此。
[0049] 本公开实施例中采用的开关晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以N型薄膜晶体管为例进行描述。本领域技术人员可以理解，本公开实施例显然可以应用于P型薄膜晶体管的情况。
[0050] 图1示出了一种示例移位寄存器单元的示例电路图，图2示出了图1中移位寄存器单元的操作时序图。接下来将结合图1和图2来描述图1中移位寄存器单元的操作。
[0051] 如图1所示，以所有开关晶体管均为NMOS管为例进行描述。在图1所示的电路结构中，以电源信号端VDD为高电平且参考信号端VSS的参考信号为低电平信号为例进行说明。
[0052] 如图2所示，在t1时段，复位信号端Reset的复位信号和信号输入端Input的输入信号均为低电平，电源信号端VDD的电源信号为高电平。此时，晶体管M5导通，将电源信号VDD传输至节点PDCN，使得晶体管M6导通。晶体管M6导通使得下拉节点PD为高电平，使得晶体管M9和晶体管M10导通，由此将低电平的参考电压信号VSS分别通过晶体管M9和晶体管M10传输至上拉节点PU和信号输出端Output，以对上拉节点PU和信号输出端Output持续降噪，即上拉节点PU的信号和信号输出端Output的输出信号均为低电平。
[0053] 在t2时段，信号输入端Input的输入信号为高电平，晶体管M1导通，上拉节点PU的电压开始升高，以对电容C充电。由于上拉节点PU为高电平，晶体管M7和晶体管M8导通，将参考电压信号VSS分别通过晶体管M7和晶体管M8传输至节点PDCN和下拉节点PD。同时，由于上拉节点PU为高电平，晶体管M3导通，将时钟信号端CLK的时钟信号传输至信号输出端Output，由于此时时钟信号为低电平，信号输出端Output的输出信号也为低电平。
[0054] 在t3阶段，时钟信号端CLK的时钟信号为高电平，在上拉节点PU的作用下，晶体管M3持续导通，将时钟信号传输至信号输出端Output，此时信号输出端Output的输出信号为高电平。由于存储电容C的自举作用使得上拉节点PU的电位自举至更高的电位。晶体管M7和晶体管M8导通，将参考电压信号VSS分别通过晶体管M7和晶体管M8传输至节点PDCN和下拉节点PD
[0055] 在t4阶段，时钟信号端CLK的时钟信号为低电平，此时信号输出端Output的输出信号为低电平信号。上拉节点PU的电平开始回落，但由于时钟信号为低电平，通过存储电容C的自举作用使得上拉节点PU的电位仍为可以使晶体管导通的相对高电平。
[0056] 由上可知，图1所示的移位寄存器单元中，在t1阶段，电源信号VDD对上拉节点PU和信号输出端Output持续降噪。在t2阶段、t3阶段以及t4阶段，信号输出端Output的输出信号由时钟信号端CLK的时钟信号决定，以保证移位寄存器单元的正常输出。
[0057] 在上述移位寄存器单元的操作中，上拉节点PU的电位和下拉节点PD的电位存在相互制约的竞争关系。在t2时段和t3时段，如果上拉节点PU充电过于缓慢会导致无法及时拉低下拉节点PD的电位，或者下拉节点PD的电位降低过于缓慢而影响上拉节点PU的电位升高，从而导致GOA输出不良，并且这种输出不良会因为栅极驱动电路中移位寄存器的级数增大而更加严重。此外，在t3时段，上拉节点PU的电位保持为高电平，图1中的晶体管M7和晶体管M8与低压直流信号VSS连通，从而产生额外功耗。
[0058] 本公开实施例提供了一种移位寄存器单元。图3A示出了根据本公开实施例的移位寄存器单元30的示意方框图。如图3A所示，根据本公开实施例的移位寄存器单元30可以包括输入电路301。输入电路301连接至输入信号端INPUT和移位寄存器单元30的上拉节点PU。输入电路301被配置成将来自输入信号端INPUT的输入信号Input输出至上拉节点PU。
[0059] 移位寄存器单元30还可以包括输出电路302。输出电路302连接至时钟信号端CLK、输出信号端OUTPUT和上拉节点PU。输出电路302被配置成在上拉节点PU的电位控制下，将来自时钟信号端CLK的时钟信号Clk输出至输出信号端OUTPUT。
[0060] 移位寄存器单元30还可以包括复位降噪电路303。复位降噪电路303连接至下拉节点PD、上拉节点PU和输出信号端OUTPUT。复位降噪电路303被配置成在下拉节点PD的电位控制下，对上拉节点PU和输出信号端OUTPUT进行复位和降噪。例如，复位降噪电路303配置为连接至第二电压端V2，从而可以在下拉节点PD的电位为高电平时，使得上拉节点PU和输出信号端OUTPUT与输入低电平信号的第二电压端V2电连接，从而可以对上拉节点PU和输出信号端进行复位和降噪。例如，第二电压端V2可以配置为保持输入直流低电平信号，以下各示例的描述与此相同，不再赘述。
[0061] 移位寄存器单元30还可以包括下拉节点控制电路304。下拉节点控制电路304连接至第一电压端V1和下拉节点PD。下拉节点控制电路304被配置成在下拉节点PD的电位控制下，将下拉节点PD与第一电压端V1电连接。例如，第一电压端V1可以配置为保持输入直流高电平信号，以下各示例的描述与此相同，不再赘述。
[0062] 根据本公开实施例的移位寄存器单元，可以通过下拉节点控制电路304对下拉节点PD的电位进行控制，使得在下拉节点PD的电位为例如高电平时，将下拉节点PD与高电平的第一电压端V1电连接，从而能够利用正反馈使下拉节点PD在例如移位寄存器单元的复位时段以及降噪时段保持高电位。
[0063] 如图3A所示，下拉节点控制电路304还连接至上拉节点PU和第二电压端V2。下拉节点控制电路304还被配置为在上拉节点PU的电位控制下，将第一电压端V1和第二电压端V2之间的电通路断开。例如，下拉节点控制电路304被配置为在上拉节点PU的电位为高电平时，将第一电压端V1和第二电压端V2之间的电连接断开。因此能够减小由于例如直流高电平信号端的第一电压端V1与例如直流低电平信号端的第二电压端V2之间的电连通导致的额外功耗。
[0064] 图3B示出了一种根据本公开实施例的移位寄存器单元的示例电路图。例如，图3A中的移位寄存器单元30可以实现为图3B所示的电路结构。
[0065] 如图3B所示，根据本公开实施例的移位寄存器单元30中，下拉节点控制电路可以包括第一晶体管T1、第二晶体管T2和第三晶体管T3。第一晶体管T1的栅极连接至下拉节点PD，第一极连接至第一电压端V1，第二极连接第二晶体管T2的第一极和栅极。第二晶体管T2的第二极连接至第三晶体管T3的栅极。第三晶体管T3的第一极连接第一晶体管T1的第二极，第三晶体管T3的第二极连接至下拉节点PD。通过下拉节点控制电路的该电路结构，能够在下拉节点PD的电位控制下，将下拉节点PD和第一电压端电连接。本领域技术人员可以理解，只要能够在下拉节点PD的电位控制下将下拉节点PD和第一电压端电连接即可，本公开并不局限于图3B示出的以上电路结构。
[0066] 如图3B所示，所述下拉节点控制电路还可以包括第四晶体管T4。第四晶体管T4的栅极连接至上拉节点PU，第一极连接第二电压端V2，第二极连接至第一晶体管T1的栅极。通过下拉节点控制电路的该电路结构，能够在上拉节点PU的电位控制下，将第一电压端V1和第二电压端V2之间的电连接断开。本领域技术人员可以理解，只要能够在上拉节点PU的电位控制下，将第一电压端和第二电压端之间的电连接断开即可，本公开并不局限于图3B示出的以上电路结构。
[0067] 如图3B所示，下拉节点控制电路还可以包括第七晶体管T7，第七晶体管T7的栅极连接至上拉节点PU，第一极连接至第二电压端V2，第二极连接至第三晶体管T3的栅极。通过下拉节点控制电路的该电路结构，能够根据需要，在上拉节点PU的电位控制下，进一步将第一电压端V1和第二电压端V2之间的电连接断开。本领域技术人员可以理解，只要能够在上拉节点PU的电位控制下，将第一电压端V1和第二电压端V2之间的电连接断开即可，本公开并不局限于图3B示出的以上电路结构。
[0068] 如图3B所示，复位降噪电路可以包括第八晶体管T8和第九晶体管T9。第八晶体管T8的栅极连接至下拉节点PD，第一极连接第二电压端V2，第二极连接至输出信号端OUTPUT。第九晶体管T9的栅极连接至下拉节点PD，第一极连接第二电压端V2，第二极连接至上拉节点PU。通过下拉节点控制电路的该电路结构，能够在下拉节点PD的电位控制下，对上拉节点PU和输出信号端OUPUT进行复位和降噪。本领域技术人员可以理解，只要能够在下拉节点PD的电位控制下，利用例如第二电压端V2提供的低电平电压对上拉节点PU和输出信号端OUPUT进行复位和降噪即可，本公开的复位降噪电路并不局限于图3B示出的以上电路结构。
[0069] 此外，根据本公开实施例，输入电路可以包括第十晶体管T10。第十晶体管T10的栅极和第一极连接至输入信号端INPUT，第二极连接至上拉节点PU。通过输入电路的该电路结构，能够将来自输入信号端INPUT的输入信号输出至上拉节点PU。本领域技术人员可以理解，只要能够将来自输入信号端INPUT的输入信号输出至上拉节点PU，输入电路并不局限于图3B示出的以上电路结构。
[0070] 此外，根据本公开实施例，输出电路可以包括第十一晶体管T11和电容C。第十一晶体管T11的栅极和电容C的第一端连接至上拉节点PU，第十一晶体管T11的第一极连接至时钟信号端CLK，第十一晶体管T11的第二极和电容C的第二端连接至输出信号端OUTPUT。通过输出电路的该电路结构，能够在上拉节点PU的电位控制下，将来自时钟信号端CLK的时钟信号输出至输出信号端OUTPUT。本领域技术人员可以理解，只要能够在上拉节点的电位控制下，将来自时钟信号端的时钟信号输出至输出信号端，输出电路并不局限于图3B示出的以上电路结构。
[0071] 图4A示出了根据本公开实施例的移位寄存器单元的另一示意方框图。如图4A所示，与图3A所示的移位寄存器单元30相比较，图4A中的移位寄存器单元40还包括下拉控制触发电路405。下拉控制触发电路405可以连接至第一触发信号端TRG1和下拉节点控制电路404。下拉控制触发电路405可以配置为在来自第一触发信号端TRG1的第一触发信号Trg1的控制下，触发下拉节点控制电路404控制下拉节点PD的电位。
[0072] 如图4A所示，下拉控制触发电路405还可以连接第二触发信号端TRG2。下拉控制触发电路可以配置为在来自第二触发信号端TRG2的第二触发信号Trg2的控制下，触发下拉节点控制电路控制下拉节点PD的电位。
[0073] 根据本公开实施例，第一触发信号Trg1可以在移位寄存器单元40的复位时段执行触发，将下拉节点PD的电位设置为高电平。第二触发信号Trg2可以在包括移位寄存器单元40的栅极驱动电路开始每一帧扫描信号的输出时执行初始触发，将栅极驱动电路中包括的所有移位寄存器单元的下拉节点PD的电位设置为高电平。本领域技术人员可以理解，在包括N级级联的移位寄存器单元的栅极驱动电路中，可以将第(n+1)级移位寄存器的输出信号G(n+1)用作第n级移位寄存器单元的第一触发信号，其中N是大于等于2的整数，n是大于等于1且小于(N-1)的整数。例如，可以将上述图1和图2中的复位信号Reset用作第一触发信号Trg1，由此能够更进一步简化移位寄存器单元的电路结构。此外，第二触发信号可以是帧开启脉冲扫描(STV)信号，也可以是其他帧复位信号，本公开并不局限于此。
[0074] 根据本公开实施例，图4A中的输入电路401、输出电路402、复位降噪电路403以及下拉节点控制电路404分别具有与图3A所示的输入电路301、输出电路302、复位降噪电路303以及下拉节点控制电路304类似的功能，在此不再赘述。
[0075] 图4B示出了一种根据本公开实施例的移位寄存器单元的示例电路图。例如，图4A中的移位寄存器单元40可以实现为图4B所示的电路结构。
[0076] 与图3B所示的示例电路图相比较，如图4B所示，下拉控制触发电路可以包括第五晶体管T5。第五晶体管T5的栅极和第一极连接至第一触发信号端TRG1，第二极连接至第一晶体管T1的栅极。通过下拉控制触发电路的该电路结构，下拉控制触发电路可以在第一触发信号端TRG1的第一触发信号Trg1的控制下，将下拉节点PD的电位设置为高电平，从而触发下拉节点控制电路的操作。本领域技术人员可以理解，只要能够在第一触发信号的控制下触发下拉节点控制电路的操作，下拉控制触发电路并不局限于图4B示出的以上电路结构。
[0077] 此外，如图4B所示，下拉控制触发电路还可以包括第六晶体管T6。第六晶体管T6的栅极和第一极连接至第二触发信号端TRG2，第二极连接至第一晶体管T1的栅极。通过下拉控制触发电路的该电路结构，下拉控制触发电路可以在第二触发信号Trg2的控制下，将下拉节点PD的电位设置为高电平，从而触发下拉节点控制电路的操作。本领域技术人员可以理解，只要能够在第二触发信号的控制下触发下拉节点控制电路的操作，下拉控制触发电路并不局限于图4B示出的以上电路结构。
[0078] 根据本公开实施例的另一方面，提供了一种移位寄存器单元的驱动方法，可以应用于本公开实施例的移位寄存器单元。应注意，以下方法中各个步骤的序号仅作为该步骤的表示以便描述，而不应被看作表示该各个步骤的执行顺序。除非明确指出，否则该方法不需要完全按照所示顺序来执行。图5示出了根据本公开实施例的移位寄存器单元的驱动方法流程图。如图5所示，根据本公开实施例的移位寄存器单元的驱动方法50可以包括以下步骤。
[0079] 在步骤S501，输入信号为第一电平，上拉节点的电位升高。
[0080] 在步骤S502，时钟信号为第一电平，上拉节点的电位继续升高，输出信号端为第一电平。
[0081] 在步骤S503，第一触发信号为第一电平，在下拉节点的电位控制下，将第一电压端与下拉节点电连接。
[0082] 根据本公开实施例的驱动方法还包括：在步骤S501和步骤S502中，在上拉节点的电位控制下，将第一电压端和第二电压端之间的电连接断开。
[0083] 根据本公开实施例的驱动方法还包括：在步骤S503中，在下拉节点PD的电位控制下，上拉节点PU和输出信号端变为第二电平。
[0084] 根据本公开实施例的驱动方法还包括：步骤S503之后的第四时段，在下拉节点PD的电位控制下，对上拉节点和输出信号端降噪。
[0085] 图6示出了根据本公开实施例的移位寄存器单元的操作时序图。接下来将参考图3B、图4B、图5和图6来详细描述根据本公开实施例的移位寄存器单元的操作。为了便于描述，以下示例中以第一电平为高电平、第二电平为低电平为例进行描述。此外，以下示例中以所有开关晶体管为N型晶体管为例进行描述。
[0086] 如图6所示，在第一时段P1，输入信号端INPUT的输入信号Input为高电平，第十晶体管T10导通，上拉节点PU的电压开始升高，以对电容C充电。由于上拉节点PU为高电平，第四晶体管T4和第七晶体管T7导通，将低电平的第二电压信号V2分别通过第四晶体管T4和第七晶体管T7传输至节点PDCN和下拉节点PD。同时，由于上拉节点PU为高电平，第十一晶体管T11导通，将时钟信号端CLK的时钟信号Clk传输至输出信号端OUTPUT。由于此时时钟信号Clk为低电平，输出信号端OUPUT的输出信号Output也为低电平。
[0087] 在第二时段P2，时钟信号端CLK的时钟信号Clk为高电平，在上拉节点PU的作用下，第四晶体管T4和第七晶体管T7持续导通，将时钟信号Clk传输至输出信号端OUTPUT。此时输出信号端OUTPUT的输出信号为高电平，作为该移位寄存器的信号输出。由于电容C的自举作用使得上拉节点PU的电位自举至更高的电位。
[0088] 在第三时段P3，第一触发信号Trg1为高电平。第五晶体管T5导通，栅源互联的第五晶体管T5实质上用作二极管。当第五晶体管T5导通时，下拉节点PD为高电平。第一晶体管T1导通，第一电压端V1提供的直流高电压通过第二晶体管T2拉高节点PDCN的电位。节点PDCN为高电平，由此导通第三晶体管T3，从而形成第一晶体管T1导通→下拉节点PD的电位拉高→第一晶体管T1持续导通的正反馈，由此将第一电压端V1与下拉节点PD电连接。此外，下拉节点PD为高电平，第八晶体管和第九晶体管导通，将低电平的第二电压信号V2分别通过第八晶体管T8和第九晶体管T9传输至输出信号端OUTPUT和上拉节点PU，使得输出信号端OUTPUT和上拉节点PU为低电平，从而实质上实现了对于输出信号端OUTPUT和上拉节点PU的复位。
[0089] 在第四时段P4，第一触发信号Trg1为低电平。由于上拉节点PU为低电平，第四晶体管T4和第七晶体管T7截止。下拉节点PD的电位为高电平，第一晶体管T1、第二晶体管T2和第三晶体管T3导通，使得能够持续将来自第一电压端V1的直流高电平电压写入下拉节点PD，由此利用正反馈保持下拉节点PD在第四时段P4期间为高电平，直到下一次输入信号端输入高电平信号将上拉节点PU设置为高电平。
[0090] 根据本公开实施例，在第三时段P3中，由于利用第一触发信号Trg1拉高下拉节点PD的电位，同时下拉节点PD的电位为高电平，由此分别通过第八晶体管T8和第九晶体管T9使输出信号端OUTPUT和上拉节点PU的电位变为低电平，从而实现了输出信号端OUTPUT和上拉节点PU的复位。同时，在第四时段P4中，下拉节点PD的电位保持高电平，同样通过第八晶体管T8和第九晶体管T9使输出信号端OUTPUT和上拉节点PU的电位保持低电平，由此实现了输出信号端OUTPUT和上拉节点PU的降噪。因此，根据本公开实施例，可以使用同一电路结构来同时实现上拉节点和输出信号端的复位和降噪功能，无需设置专用的复位电路来进行上拉节点和输出信号端的复位，由此进一步简化了电路结构。当然，本领域技术人员可以理解，也可以设置专用的复位电路来单独实现输出输出信号端OUTPUT和上拉节点PU的复位，为了简明，在此不再赘述。
[0091] 根据本公开实施例，在第一时段P1和第二时段P2期间，下拉节点PD为低电平，第一晶体管T1截止，继而第二晶体管T2和第三晶体管T3截止，从而断开了第一电压端V1与第二电压端V2之间的电连接。
[0092] 此外，根据本公开实施例，在包括移位寄存器单元的栅极驱动电路开始每一帧扫描信号的输出时，第二触发信号Trg2为高电平，第六晶体管T6导通。栅源互联的第六晶体管T6实质上用作二极管。响应于第二触发信号Trg2，下拉节点PD的电位被拉高，从而触发级联的每个移位寄存器单元中的下拉节点控制电路开始操作，对各自移位寄存器电路中的上拉节点和输出信号端进行复位和降噪。由此，能够在第一级移位寄存器单元开始工作之前对所有移位寄存器电路中的下拉节点PD进行触发，确保各个移位寄存器单元中的复位降噪电路开始正常工作。
[0093] 根据本公开实施例，还提供了一种栅极驱动电路，包括N级级联的根据本公开实施例的移位寄存器单元。根据本公开实施例，第n级移位寄存器单元的时钟信号端连接至时钟信号线，第n级移位寄存器单元的输出信号端连接至第(n+1)级移位寄存器单元的输入信号端，第n级移位寄存器单元的第一触发信号端连接至第(n+1)级移位寄存器单元的输出信号端，N是大于等于2的整数，n是大于等于1且小于(N-1)的整数。此外，第1级移位寄存器单元的输入信号端、第N级移位寄存器单元的第一触发信号端可以连接为接收STV信号或其他帧复位信号。此外，N级移位寄存器单元各自的第二触发信号端连接为接收帧复位信号。类似地，“帧复位信号”可以是STV信号或其他帧复位信号，本公开并不局限于此。
[0094] 图7示出了根据本公开实施例的一种示例栅极驱动电路。图7的示例中，以第n级移位寄存器单元SR(n)为例，第n级移位寄存器单元SR(n)的输出信号端OUTPUT连接至第(n+1)级移位寄存器单元SR(n+1)的输入信号端INPUT和第n-1级移位寄存器单元SR(n-1)的第一触发信号端TRG1。
[0095] 在图7的示例中，N级移位寄存器单元SR(n)的第二触发信号端TRG2还连接至信号STV0。在每帧显示开始前，可以将STV0置为有效电平(例如高电平)一段时间。
[0096] 为了简明，图7的示例中仅使用了一个时钟信号。本领域技术人员可以理解，本公开实施例当然可以应用于具有多个时钟的情况。
[0097] 此外，本领域技术人员可以理解，术语“第(n-1)级移位寄存器单元”和“第(n)级移位寄存器单元”表示“第(n-1)级移位寄存器单元的输出信号端连接至第(n)级移位寄存器单元的输入信号端”，而不应被理解是物理上相邻设置的两个移位寄存器单元。
[0098] 此外，第(n-1)级移位寄存器单元的输出信号端连接至第(n)级移位寄存器单元的输入信号端。当不存在第(n-1)级移位寄存器单元时，例如第n级移位寄存器单元为第一极移位寄存器单元，可以将第(n)级移位寄存器单元的信号输入端连接至例如帧起始信号STV，第(n+1)级移位寄存器单元的输出信号端连接至第(n)级移位寄存器单元的第一触发信号端。当不存在第(n+1)级移位寄存器单元时，例如第n级移位寄存器单元为第N极移位寄存器单元，可以将第(n)级移位寄存器单元的第一触发信号端连接至例如帧起始信号STV。
[0099] 图8示出了根据本公开实施例的显示装置的示意方框图。如图8所示，显示装置80可以包括根据本公开实施例的栅极驱动电路810。根据本公开实施例的显示装置80可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0100] 以上所述的具体实施例，对本公开实施例的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开实施例的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
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