通信装置以及使用该通信装置的显示装置测试系统和方法
阅读：745发布：2020-05-11
专利汇可以提供通信装置以及使用该通信装置的显示装置测试系统和方法专利检索，专利查询，专利分析的服务。并且提供了一种通信装置以及使用该通信装置的显示装置测试系统和方法。所述通信装置包括：第一装置，连接到数据线和时钟线；以及第二装置，被配置为通过数据线和时钟线与第一装置通信。通过数据线从第一装置发送到第二装置的数据 信号 在第一 电压 与第二电压之间摆动，第二电压具有比第一电压的电压电平高的电压电平，并且通过时钟线从第一装置发送到第二装置的 时钟信号 在上升沿处转变为比第二电压高的第三电压并且随后改变为第二电压。，下面是通信装置以及使用该通信装置的显示装置测试系统和方法专利的具体信息内容。
1.一种通信装置，所述通信装置包括：
第一装置，连接到数据线和时钟线；以及
第二装置，通过所述数据线和所述时钟线连接到所述第一装置以与所述第一装置通信，
其中，通过所述数据线从所述第一装置发送到所述第二装置的数据信号在第一电压与第二电压之间摆动，并且通过所述时钟线从所述第一装置发送到所述第二装置的时钟信号在第三电压与所述第一电压之间摆动，其中，所述第二电压具有比所述第一电压的电压电平高的电压电平，所述第三电压高于所述第二电压，通过所述时钟线从所述第一装置发送到所述第二装置的所述时钟信号在上升沿处为所述第三电压并且随后改变为所述第二电压。
2.如权利要求1所述的通信装置，其中，所述第一装置包括：
电压控制器，被配置为接收所述第一电压、所述第二电压和所述第三电压，并且响应于第一电压选择信号输出时钟高电压、数据高电压、时钟低电压和数据低电压；以及内部电路，被配置为接收所述时钟高电压、所述数据高电压、所述时钟低电压和所述数据低电压，并且输出所述第一电压选择信号、所述数据信号和所述时钟信号。
3.如权利要求2所述的通信装置，其中，所述内部电路输出在所述数据高电压与所述数据低电压之间摆动的所述数据信号。
4.如权利要求2所述的通信装置，其中，所述内部电路输出在所述时钟高电压与所述时钟低电压之间摆动的所述时钟信号。
5.如权利要求4所述的通信装置，其中，所述内部电路顺序地输出具有用于在所述时钟信号的上升沿处选择所述第三电压的第一信号电平的所述第一电压选择信号和具有用于选择所述第二电压的第二信号电平的所述第一电压选择信号。
6.如权利要求2所述的通信装置，其中，所述电压控制器包括：
第一开关晶体管，包括接收所述第二电压的第一电极、连接到第一节点的第二电极和接收所述第一电压选择信号的栅电极；
第一反相器，包括输出端和接收所述第一电压选择信号的输入端；以及第二开关晶体管，包括接收所述第三电压的第一电极、连接到所述第一节点的第二电极和连接到所述第一反相器的所述输出端的栅电极，
其中，所述第一节点的电压是所述时钟高电压。
7.如权利要求2所述的通信装置，其中，通过所述时钟线从所述第一装置发送到所述第二装置的所述时钟信号在下降沿处转变为比所述第一电压低的第四电压并且随后改变为所述第一电压。
8.如权利要求7所述的通信装置，其中，所述电压控制器还接收所述第四电压和第二电压选择信号，并且所述内部电路还输出所述第二电压选择信号。
9.如权利要求8所述的通信装置，其中，所述电压控制器包括：
第二反相器，包括输出端和接收所述第二电压选择信号的输入端；
第三开关晶体管，包括接收所述第四电压的第一电极、连接到第二节点的第二电极和连接到所述第二反相器的所述输出端的栅电极；以及
第四开关晶体管，包括接收所述第一电压的第一电极、连接到所述第二节点的第二电极和连接到所述第二电压选择信号的栅电极，
其中，所述第二节点的电压是所述时钟低电压。
10.如权利要求1所述的通信装置，其中，通过所述数据线从所述第一装置发送到所述第二装置的所述数据信号在所述上升沿处转变为比所述第二电压高的所述第三电压并且随后改变为所述第二电压。
通信装置以及使用该通信装置的显示装置测试系统和方法
技术领域
[0002] 本公开的实施例的多个方面涉及一种通信装置、使用该通信装置的显示装置测试系统以及使用该通信装置的显示装置测试方法。
背景技术
[0003] 有机发光显示装置使用作为自发光元件的有机发光二极管来显示图像，并且因为有机发光显示装置具有优异的亮度和色纯度，所以作为下一代显示装置而备受关注。有机发光显示装置包括红色像素、绿色像素和蓝色像素以形成显示面板并通过显示面板显示各种彩色图像。
[0005] 在完成有机发光显示装置的制造之后，执行测试有机发光显示装置中的显示面板和输入传感器的工艺，以检查有机发光显示装置是否正常工作。
[0007] 根据本公开的实施例的一方面，提供了一种能够执行稳定的通信的通信装置。
[0008] 根据本公开的实施例的一方面，提供了一种能够执行稳定的通信的显示装置测试系统。
[0009] 根据本公开的实施例的一方面，提供了一种能够执行稳定的通信的显示装置测试方法。
[0010] 根据发明构思的一个或更多个实施例，提供了一种包括第一装置和第二装置的通信装置，其中，所述第一装置连接到数据线和时钟线，所述第二装置通过数据线和时钟线连接到第一装置以与第一装置通信。通过数据线从第一装置发送到第二装置的数据信号在第一电压与第二电压之间摆动，并且通过时钟线从第一装置发送到第二装置的时钟信号在第三电压与第一电压之间摆动，其中，第二电压具有比第一电压的电压电平高的电压电平，第三电压高于第二电压，通过时钟线从第一装置发送到第二装置的时钟信号在上升沿处为第三电压并且随后改变为第二电压。
[0011] 第一装置包括：电压控制器，接收第一电压、第二电压和第三电压，并且响应于第一电压选择信号输出时钟高电压、数据高电压、时钟低电压和数据低电压；以及内部电路，接收时钟高电压、数据高电压、时钟低电压和数据低电压，并且输出第一电压选择信号、数据信号和时钟信号。
[0012] 内部电路输出在数据高电压与数据低电压之间摆动的数据信号。
[0013] 内部电路输出在时钟高电压与时钟低电压之间摆动的时钟信号。
[0014] 内部电路顺序地输出具有用于在时钟信号的上升沿处选择第三电压的第一信号电平的第一电压选择信号和具有用于选择第二电压的第二信号电平的第一电压选择信号。
[0015] 电压控制器包括：第一开关晶体管，包括接收第二电压的第一电极、连接到第一节点的第二电极和接收第一电压选择信号的栅电极；第一反相器，包括输出端和接收第一电压选择信号的输入端；以及第二开关晶体管，包括接收第三电压的第一电极、连接到第一节点的第二电极和连接到第一反相器的输出端的栅电极，并且第一节点的电压是时钟高电压。
[0016] 电压控制器输出第二电压作为数据高电压。
[0017] 电压控制器输出第一电压作为数据低电压和时钟低电压。
[0018] 通过时钟线从第一装置发送到第二装置的时钟信号在下降沿处转变为比第一电压低的第四电压并且随后改变为第一电压。
[0019] 电压控制器还接收第四电压和第二电压选择信号，并且内部电路还输出第二电压选择信号。
[0020] 电压控制器包括：第二反相器，包括输出端和接收第二电压选择信号的输入端；第三开关晶体管，包括接收第四电压的第一电极、连接到第二节点的第二电极和连接到第二反相器的输出端的栅电极；以及第四开关晶体管，包括接收第一电压的第一电极、连接到第二节点的第二电极和连接到第二电压选择信号的栅电极，并且第二节点的电压是时钟低电压。
[0021] 通过数据线从第一装置发送到第二装置的数据信号在上升沿处转变为比第二电压高的第三电压并且随后改变为第二电压。
[0022] 通过时钟线从第一装置发送到第二装置的时钟信号在下降沿处转变为比第一电压低的第四电压并且随后改变为第一电压。
[0023] 第一电压约为0伏，第二电压约为1.8伏，并且第三电压约为3.3伏。
[0024] 发明构思的实施例提供了一种测试系统，其中，所述测试系统包括：测试电路，对显示面板进行测试；以及计算机装置，通过数据线和时钟线连接到测试电路以与测试电路通信。通过数据线从计算机装置发送到测试电路的数据信号在第一电压与第二电压之间摆动，并且通过时钟线从计算机装置发送到测试电路的时钟信号在第三电压与第一电压之间摆动，其中，第二电压具有比第一电压的电压电平高的电压电平，第三电压高于第二电压，通过时钟线从计算机装置发送到测试电路的时钟信号在上升沿处为第三电压并且随后改变为第二电压。
[0025] 计算机装置包括：电压控制器，接收第一电压、第二电压和第三电压，并且响应于第一电压选择信号输出时钟高电压、数据高电压、时钟低电压和数据低电压；以及内部电路，接收时钟高电压、数据高电压、时钟低电压和数据低电压，并且输出第一电压选择信号、数据信号和时钟信号。
[0026] 内部电路输出在数据高电压与数据低电压之间摆动的数据信号，并且输出在时钟高电压与时钟低电压之间摆动的时钟信号。
[0027] 内部电路顺序地输出具有用于在时钟信号的上升沿处选择第三电压的第一信号电平的第一电压选择信号和具有用于选择第二电压的第二信号电平的第一电压选择信号。
[0028] 发明构思的实施例提供了一种使用测试系统测试显示面板的方法，其中，所述测试系统包括第一装置和第二装置，其中，所述第二装置通过数据线和时钟线连接到第一装置以与第一装置通信，所述方法包括：通过时钟线将时钟信号从第一装置发送到第二装置，并且通过数据线将测试数据信号从第一装置发送到第二装置。测试数据信号在第一电压与第二电压之间摆动，第二电压具有比第一电压的电压电平高的电压电平，并且时钟信号在第三电压与第一电压之间摆动，其中，第三电压高于第二电压，通过时钟线从第一装置发送到第二装置的时钟信号在上升沿处为第三电压并且随后改变为第二电压。
[0029] 时钟信号在下降沿处转变为比第一电压低的第四电压并且随后改变为第一电压。
[0030] 根据以上所述，从通信装置的第一装置发送到第二装置的时钟信号和/或数据信号在上升沿处将时钟信号的电压电平增加到比作为正常电平的第二电压高的第三电压，并转变为第二电压。因此，可减少由噪声引起的信号失真。附图说明
[0031] 通过参照以下结合附图考虑时的详细描述，本公开的上述和其他优点将变得显而易见，其中：
[0032] 图1是示出根据本公开的示例性实施例的通信装置的框图；
[0033] 图2是示出根据本公开的示例性实施例的在通信装置的组件之间发送和接收的信号的波形图；
[0034] 图3是示出根据本公开的示例性实施例的主装置的电路配置的框图；
[0035] 图4是示出根据本公开的示例性实施例的主装置中的电压控制器的电路图；
[0036] 图5是示出从包括图4中所示的电压控制器的主装置输出的时钟信号和主数据信号的时序图；
[0037] 图6是示出根据本公开的示例性实施例的主装置中的电压控制器的电路图；
[0038] 图7是示出从包括图6中所示的电压控制器的主装置输出的时钟信号和主数据信号的时序图；
[0039] 图8是示出根据本公开的示例性实施例的主装置中的电压控制器的电路图；
[0040] 图9是示出从包括图8中所示的电压控制器的主装置输出的时钟信号和主数据信号的时序图；
[0041] 图10是示出从图1中所示的主装置输出的时钟信号和主数据信号的示例的时序图；
[0042] 图11是示出从图1中所示的主装置输出的时钟信号和主数据信号的示例的时序图；
[0043] 图12是示出从图1中所示的主装置输出的时钟信号和主数据信号的示例的时序图；
[0044] 图13是示出从图1中所示的主装置输出的时钟信号和主数据信号的示例的时序图；以及
[0045] 图14是示出根据本公开的示例性实施例的显示装置测试系统的示图。
具体实施方式
[0046] 将理解的是，当元件或层被称作“在”另一元件或层“上”、“连接到”或者“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接到或直接结合到所述另一元件或层，或者可以存在中间元件或中间层。
[0047] 同样的附图标记始终表示同样的元件。在附图中，为了清楚，夸大了层、膜和区域的厚度。
[0048] 如这里所使用的，术语“和/或”包括一个或更多个相关所列项的任意和全部组合。
[0049] 将理解的是，尽管这里可使用术语第一、第二等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可被称为第二元件、第二组件、第二区域、第二层或第二部分。如在这里所使用的，除非上下文清楚地另有表明，否则单数形式“一个(种/者)”、“该/所述”意图也包括复数形式。
[0050] 为了便于描述，在这里可使用诸如“在……之下”、“在……下面”、“下面的”、“在……上方”和“上面的”等的空间相对术语，以描述如在附图中所示的一个元件或特征与其他元件或特征的关系。
[0051] 除非另有定义，否则在此使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，除非这里明确这样定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与它们在相关领域的上下文中的意思一致的意思，并且将不以理想化或者过于形式化的含义来解释它们。
[0052] 还将理解的是，当在本说明书中使用术语“包括”时，说明存在陈述的特征、整体、步骤、操作、元件、组件和/或它们的组，但不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
[0053] 在下文中，将参照附图详细地解释本公开。
[0054] 图1是示出根据本公开的示例性实施例的通信装置100的框图。
[0055] 参照图1，通信装置100包括主装置110以及多个从装置121至从装置12k。通信装置100还包括数据线SDA和时钟线SCL。主装置110以及从装置121至从装置12k被连接到数据线SDA和时钟线SCL。
[0056] 主装置110与从装置121至从装置12k通过数据线SDA和时钟线SCL彼此执行数据通信。例如，数据通信可以是集成电路间(被称为I2C或IIC)通信。
[0057] 主装置110可将数据信号输出到数据线SDA。主装置110可在将数据信号输出到数据线SDA的同时占用数据线SDA。当主装置110占用数据线SDA时，主装置110可处于针对数据线SDA的输出状态。也就是说，主装置110可将数据信号提供给数据线SDA。在这种情况下，从装置121至从装置12k可释放对数据线SDA的占用。
[0058] 当从装置121至从装置12k释放对数据线SDA的占用时，从装置121至从装置12k可处于针对数据线SDA的输入状态。也就是说，从装置121至从装置12k可从数据线SDA接收数据信号。
[0059] 与以上不同的是，从装置121至从装置12k中的一个从装置可将数据信号输出到数据线SDA。从装置121至从装置12k中的一个从装置可在将数据信号输出到数据线SDA的同时占用数据线SDA。当从装置121至从装置12k中的一个从装置占用数据线SDA时，从装置121至从装置12k中的所述一个从装置可处于针对数据线SDA的输出状态。也就是说，从装置121至从装置12k中的所述一个从装置可将数据信号提供给数据线SDA。在这种情况下，主装置110可释放对数据线SDA的占用。当主装置110释放对数据线SDA的占用时，主装置110可处于针对数据线SDA的输入状态。也就是说，主装置110可从数据线SDA接收数据信号。
[0060] 主装置110可将时钟信号输出到时钟线SCL。主装置110可在将时钟信号输出到时钟线SCL的同时占用时钟线SCL。当主装置110占用时钟线SCL时，主装置110可处于针对时钟线SCL的输出状态。也就是说，主装置110可将时钟信号提供给时钟线SCL。在这种情况下，从装置121至从装置12k可释放对时钟线SCL的占用。当从装置121至从装置12k释放对时钟线SCL的占用时，从装置121至从装置12k可处于针对时钟线SCL的输入状态。也就是说，从装置121至从装置12k可从时钟线SCL接收时钟信号。
[0061] 与以上不同的是，从装置121至从装置12k中的一个从装置可将时钟信号输出到时钟线SCL。从装置121至从装置12k中的一个从装置可在将时钟信号输出到时钟线SCL的同时占用时钟线SCL。当从装置121至从装置12k中的一个从装置占用时钟线SCL时，从装置121至从装置12k中的所述一个从装置可处于针对时钟线SCL的输出状态。也就是说，从装置121至从装置12k中的所述一个从装置可将时钟信号提供给时钟线SCL。在这种情况下，主装置110可释放对时钟线SCL的占用。当主装置110释放对时钟线SCL的占用时，主装置110可处于针对时钟线SCL的输入状态。主装置110可从时钟线SCL接收时钟信号。
[0062] 将参照图2详细地描述在主装置110与从装置121至从装置12k中一个从装置之间执行的数据通信。
[0063] 图2是示出根据本公开的示例性实施例的在通信装置100的组件之间发送和接收的信号的波形图。在本示例性实施例中，将主装置110与从装置121之间的通信作为代表性示例进行描述。在图2中，虽然独立地示出了从主装置110发送到从装置121的主数据信号MST_DAT和从从装置121发送到主装置110的从数据信号SLV1_DAT，然而，主数据信号MST_DAT和从数据信号SLV1_DAT均通过数据线SDA来发送。
[0064] 参照图1和图2，主装置110输出启动信号S以启动与从装置121的通信。启动信号S可在通过时钟线SCL发送的时钟信号CLK处于高电平时将通过数据线SDA发送的信号从高电平改变为低电平。主装置110将装置地址信号ADDR输出到从装置121。例如，装置地址信号ADDR可以是7比特的信号。在本示例性实施例中，装置地址信号ADDR可指定从装置121。然后，主装置110将读/写信号RW输出到从装置121。从装置121响应于来自主装置110的装置地址信号ADDR和读/写信号RW将确认信号ACK发送到主装置110。
[0065] 主装置110在时钟信号CLK处于高电平时将通过数据线SDA发送的信号从低电平改变为高电平以发送终止信号P。
[0066] 当在主装置110与从装置121之间的通信中时钟信号CLK处于高电平时，通过数据线SDA发送的信号不应被改变。因此，需要数据建立时间ts和数据保持时间th。通过上述方式，当时钟信号CLK处于高电平时，主装置110或从装置121可稳定地读取通过数据线SDA发送的信号。特别地，主装置110可在时钟信号CLK处于高电平时将数据线SDA从高电平改变为低电平以发送启动信号S，并且可在时钟信号CLK处于高电平时将数据线SDA从低电平改变为高电平以发送终止信号P。
[0067] 图3是示出根据本公开的示例性实施例的主装置110的电路配置的框图。图3仅示出了与主装置110的通信有关的电路块，然而，主装置110还可包括其他电路组件，例如，测试信号发生器或时钟发生器。此外，图3仅示出了主装置110，然而，图1中示出的从装置121至从装置12k可包括与图3中示出的主装置110的电路配置相似的电路配置。
[0068] 参照图3，主装置110包括电压控制器310和内部电路320。电压控制器310接收第一电压V1、第二电压V2和第三电压V3。电压控制器310响应于第一电压选择信号VSEL1输出时钟高电压CHV、数据高电压DHV、时钟低电压CLV和数据低电压DLV。在本示例性实施例中，第一电压V1、第二电压V2和第三电压V3具有彼此不同的电压电平，并且是V1
[0069] 电压控制器310响应于第一电压选择信号VSEL1输出第二电压V2和第三电压V3中的一个作为时钟高电压CHV。电压控制器310输出第二电压V2作为数据高电压DHV。电压控制器310输出第一电压V1作为时钟低电压CLV和数据低电压DLV。
[0070] 内部电路320从电压控制器310接收时钟高电压CHV、数据高电压DHV、时钟低电压CLV和数据低电压DLV。内部电路320将第一电压选择信号VSEL1输出到电压控制器310并输出主数据信号MST_DAT和时钟信号CLK。
[0071] 内部电路320输出在数据高电压DHV与数据低电压DLV之间摆动的主数据信号MST_DAT。此外，内部电路320输出在时钟高电压CHV与时钟低电压CLV之间摆动的时钟信号CLK。
[0072] 主数据信号MST_DAT和时钟信号CLK可分别通过数据线SDA和时钟线SCL被发送到图1中示出的从装置121至从装置12k。
[0073] 图4是示出根据本公开的示例性实施例的主装置110中的电压控制器310的电路图。
[0074] 参照图4，电压控制器310包括第一开关晶体管ST11、第二开关晶体管ST12和第一反相器IV11。
[0075] 第一开关晶体管ST11包括接收第二电压V2的第一电极、连接到第一节点N11的第二电极和接收第一电压选择信号VSEL1的栅电极。
[0076] 第一反相器IV11包括输出端和接收第一电压选择信号VSEL1的输入端。
[0077] 第二开关晶体管ST12包括接收第三电压V3的第一电极、连接到第一节点N11的第二电极和连接到第一反相器IV11的输出端的栅电极。
[0078] 例如，当第一电压选择信号VSEL1处于高电平时，第一开关晶体管ST11导通，第二开关晶体管ST12截止，并且因此第二电压V2被施加到第一节点N11。当第一电压选择信号VSEL1处于低电平时，第一开关晶体管ST11截止，第二开关晶体管ST12导通，并且因此第三电压V3被施加到第一节点N11。
[0079] 第一节点N11的电压被输出为时钟高电压CHV。电压控制器310输出第二电压V2作为数据高电压DHV。电压控制器310输出第一电压V1作为时钟低电压CLV和数据低电压DLV。
[0080] 图5是示出从包括图4中所示的电压控制器310的主装置110输出的时钟信号CLK和主数据信号MST_DAT的时序图。
[0081] 参照图3至图5，因为数据高电压DHV是第二电压V2并且数据低电压DLV是第一电压V1，所以从内部电路320输出的主数据信号MST_DAT是在第一电压V1与第二电压V2之间摆动的信号。例如，当第一电压V1约为0伏且第二电压V2约为1.8伏时，第一电压V1与第二电压V2之间的峰-峰电压Vpp约为1.8伏。
[0082] 因为时钟低电压CLV是第一电压V1，所以从内部电路320输出的时钟信号CLK的低电平是第一电压V1。内部电路320输出在时钟信号CLK的上升沿处具有低电平的第一电压选择信号VSEL1，其中，在所述上升沿，时钟信号CLK从低电平转变为高电平。当第一电压选择信号VSEL1处于低电平时，第一开关晶体管ST11截止，第二开关晶体管ST12导通，并且因此第三电压V3被施加到第一节点N11。因此，时钟高电压CHV可在时钟信号CLK的上升沿处被设置为第三电压V3。当经过特定升压时段tb时，内部电路320将第一电压选择信号VSEL1改变为高电平。因为第一电压选择信号VSEL1被改变为高电平，所以第一开关晶体管ST11导通，第二开关晶体管ST12截止，并且因此第二电压V2被施加到第一节点N11。
[0083] 因此，时钟信号CLK在时钟信号CLK的高电平时段Thi的升压时段tb中可与第三电压V3对应，并且时钟信号CLK在时钟信号CLK的高电平时段Thi的正常时段ta中可与第二电压V2对应。在本示例性实施例中，升压时段tb和正常时段ta具有tb
[0084] 作为示例，第一电压V1约为0伏，第二电压V2约为1.8伏，并且第三电压V3约为3.3伏，然而，它们不应限于此或由此受限。在这种情况下，第一电压V1与第三电压V3之间的峰-峰电压Vpp约为3.3伏。根据另一实施例，第一电压V1约为0伏，第二电压V2约为3.3伏，并且第三电压V3约为5伏。
[0085] 如上所述，当时钟信号CLK处于高电平时，主装置110或从装置121可识别通过数据线SDA发送的数据信号。然而，当图1中示出的主装置110与从装置121至从装置12k之间的时钟线SCL的长度变得更长或者因操作环境引起噪音时，时钟信号CLK可能由于信号衰减而失真。当图2中示出的数据建立时间ts和数据保持时间th未得到充分保证时，通过时钟线SCL发送的时钟信号CLK与通过数据线SDA发送的主数据信号MST_DAT或通过数据线SDA发送的从数据信号SLV1_DAT因时钟信号CLK的失真或噪声而彼此不同步。在这种情况下，难以在主装置110与从装置121至从装置12k之间正常地执行通信。此外，因为主装置110需要重复地将相同的主数据信号MST_DAT输出到从装置121至从装置12k直到从装置121至从装置12k响应为止，所以会降低通信速度。
[0086] 根据本公开的示例性实施例的主装置110的电压控制器310在时钟信号CLK的上升沿处将时钟信号CLK的高电平设置为比第二电压V2高的第三电压V3。因此，尽管时钟信号CLK在通过时钟线SCL被发送到从装置121至从装置12k的同时略有衰减或延迟，时钟信号CLK也可通过升压电压来补偿。
[0087] 图6是示出根据本公开的示例性实施例的主装置110中的电压控制器312的电路图。除了主装置110包括电压控制器312而不是图3的电压控制器310之外，主装置110的配置与图3中示出的主装置110的配置基本相同，因此将省略重复的描述。
[0088] 参照图6，电压控制器312包括第三开关晶体管ST21、第四开关晶体管ST22和第二反相器IV21。
[0089] 第三开关晶体管ST21包括接收第四电压V4的第一电极、连接到第二节点N21的第二电极和从反相器IV21接收反相的第二电压选择信号的栅电极。
[0090] 第二反相器IV21包括输入端和输出端，其中，所述输入端接收第二电压选择信号VSEL2，所述输出端将反相的第二电压选择信号输出到第三开关晶体管ST21的栅电极。
[0091] 第四开关晶体管ST22包括接收第一电压V1的第一电极、连接到第二节点N21的第二电极和接收第二电压选择信号VSEL2的栅电极。
[0092] 例如，当第二电压选择信号VSEL2处于高电平时，第四开关晶体管ST22导通，第三开关晶体管ST21截止，并且因此第一电压V1被施加到第二节点N21。当第二电压选择信号VSEL2处于低电平时，第四开关晶体管ST22截止，第三开关晶体管ST21导通，并且因此第四电压V4被施加到第二节点N21。
[0093] 第二节点N21的电压被输出为时钟低电压CLV。电压控制器312输出第一电压V1作为数据低电压DLV。电压控制器312输出第二电压V2作为时钟高电压CHV和数据高电压DHV。
[0094] 图7是示出从包括图6中所示的电压控制器312的主装置110输出的时钟信号和主数据信号的时序图。
[0095] 参照图6和图7，因为数据高电压DHV是第二电压V2并且数据低电压DLV是第一电压V1，所以从内部电路320输出的主数据信号MST_DAT是在第一电压V1与第二电压V2之间摆动的信号。例如，当第一电压V1约为0伏且第二电压V2约为1.8伏时，第一电压V1与第二电压V2之间的峰-峰电压Vpp约为1.8伏。
[0096] 因为时钟高电压CHV是第二电压V2，所以从内部电路320输出的时钟信号CLK的高电平是第二电压V2。图3中示出的内部电路320在时钟信号CLK的下降沿处输出具有低电平的第二电压选择信号VSEL2，其中，在所述下降沿处，时钟信号CLK从高电平转变为低电平。当第二电压选择信号VSEL2处于低电平时，第四开关晶体管ST22截止，第三开关晶体管ST21导通，并且因此第四电压V4被施加到第二节点N21。因此，时钟低电压CLV可在时钟信号CLK的下降沿处被设置为第四电压V4。当经过特定时间段时，内部电路320将第二电压选择信号VSEL2改变为高电平。
[0097] 因为第二电压选择信号VSEL2被改变为高电平，所以第四开关晶体管ST22导通，第三开关晶体管ST21截止，并且因此第一电压V1被施加到第二节点N21。
[0098] 因此，时钟信号CLK可在时钟信号CLK的低电平时段期间从第四电压V4改变为第一电压V1。在示例性实施例中，第一电压V1约为0伏，第二电压V2约为1.8伏，第四电压V4约为-1.5伏。在这种情况下，第二电压V2与第四电压V4之间的峰-峰电压Vpp约为3.3伏。然而，第一电压V1、第二电压V2和第四电压V4中的每个的电压电平不应限于此或由此受限。
[0099] 根据本公开的示例性实施例的主装置110的电压控制器312在时钟信号CLK的下降沿处将时钟信号CLK的低电平设置为比作为正常电平的第一电压V1低的第四电压V4。因此，尽管时钟信号CLK在通过时钟线SCL被发送到从装置121至从装置12k的同时略有延迟，时钟信号CLK也可被快速地放电。
[0100] 图8是示出根据本公开的示例性实施例的主装置110中的电压控制器314的电路图。除了主装置110包括电压控制器314而不是图3的电压控制器310之外，主装置110的配置与图3中示出的主装置110的配置基本相同，因此将省略重复的描述。
[0101] 参照图8，电压控制器314包括第一开关晶体管ST31、第二开关晶体管ST32、第三开关晶体管ST33和第四开关晶体管ST34、第一反相器IV31和第二反相器IV32。
[0102] 第一开关晶体管ST31包括接收第二电压V2的第一电极、连接到第一节点N31的第二电极和接收第一电压选择信号VSEL1的栅电极。
[0103] 第一反相器IV31包括接收第一电压选择信号VSEL1的输入端和输出反相的第一电压选择信号的输出端。
[0104] 第二开关晶体管ST32包括接收第三电压V3的第一电极、连接到第一节点N31的第二电极和连接到第一反相器IV31的输出端以接收反相的第一电压选择信号的栅电极。
[0105] 第三开关晶体管ST33包括接收第四电压V4的第一电极、连接到第二节点N32的第二电极和接收反相的第二电压选择信号的栅电极。
[0106] 第二反相器IV32包括接收第二电压选择信号VSEL2的输入端和输出反相的第二电压选择信号的输出端。
[0107] 第四开关晶体管ST34包括接收第一电压V1的第一电极、连接到第二节点N32的第二电极和接收第二电压选择信号VSEL2的栅电极。
[0108] 例如，当第一电压选择信号VSEL1处于高电平时，第一开关晶体管ST31导通，第二开关晶体管ST32截止，并且因此第二电压V2被施加到第一节点N31。当第一电压选择信号VSEL1处于低电平时，第一开关晶体管ST31截止，第二开关晶体管ST32导通，并且因此第三电压V3被施加到第一节点N31。第一节点N31的电压被输出为时钟高电压CHV。电压控制器314输出第二电压V2作为数据高电压DHV。
[0109] 例如，当第二电压选择信号VSEL2处于高电平时，第三开关晶体管ST33截止，第四开关晶体管ST34导通，并且因此第一电压V1被施加到第二节点N32。当第二电压选择信号VSEL2处于低电平时，第三开关晶体管ST33导通，第四开关晶体管ST34截止，并且因此第四电压V4被施加到第二节点N32。第二节点N32的电压被输出为时钟低电压CLV。电压控制器314输出第一电压V1作为数据低电压DLV。
[0110] 图9是示出从包括图8中所示的电压控制器314的主装置110输出的时钟信号和主数据信号的时序图。
[0111] 参照图8和图9，电压控制器314响应于第一电压选择信号VSEL1输出第二电压V2和第三电压V3中的一个作为时钟高电压CHV。此外，电压控制器314响应于第二电压选择信号VSEL2输出第一电压V1和第四电压V4中的一个作为时钟低电压CLV。
[0112] 图3中示出的内部电路320在时钟信号CLK的上升沿处输出比具有正常电压电平的第二电压V2高的第三电压V3并随后输出第二电压V2。也就是说，时钟信号CLK在时钟信号CLK的高电平时段期间从第三电压V3改变为第二电压V2。
[0113] 图3中示出的内部电路320在时钟信号CLK的下降沿处输出比具有正常电压电平的第一电压V1低的第四电压V4并随后输出第一电压V1。也就是说，时钟信号CLK在时钟信号CLK的低电平时段期间从第四电压V4改变为第一电压V1。
[0114] 例如，当第一电压V1、第二电压V2、第三电压V3和第四电压V4分别为约0伏、约1.8伏、约3.3伏和约-1.5伏时，第一电压V1与第二电压V2之间的峰-峰电压Vpp约为1.8伏，第一电压V1与第三电压V3之间的峰-峰电压Vpp约为3.3伏，并且第二电压V2与第四电压V4之间的峰-峰电压Vpp约为3.3伏。然而，可以以各种方式改变第一电压V1、第二电压V2、第三电压V3和第四电压V4中的每个的电压电平。
[0115] 图10是示出从图1中所示的主装置110输出的时钟信号和主数据信号的示例的时序图。
[0116] 参照图10，时钟信号CLK是在第一电压V1与第二电压V2之间摆动的信号。例如，当第一电压V1约为0伏且第二电压V2约为1.8伏时，第一电压V1与第二电压V2之间的峰-峰电压Vpp约为1.8伏。
[0117] 主装置110在主数据信号MST_DAT的上升沿处输出比具有正常电压电平的第二电压V2高的第三电压V3并随后输出第二电压V2。也就是说，主数据信号MST_DAT在时钟信号CLK的高电平时段期间从第三电压V3改变为第二电压V2。
[0118] 图11是示出从图1中所示的主装置110输出的时钟信号和主数据信号的示例的时序图。
[0119] 参照图11，时钟信号CLK是在第一电压V1与第二电压V2之间摆动的信号。例如，当第一电压V1约为0伏且第二电压V2约为1.8伏时，第一电压V1与第二电压V2之间的峰-峰电压Vpp约为1.8伏。
[0120] 主装置110在主数据信号MST_DAT的下降沿处输出比具有正常电压电平的第一电压V1低的第四电压V4并随后输出第一电压V1。也就是说，主数据信号MST_DAT在时钟信号CLK的低电平时段期间从第四电压V4改变为第一电压V1。
[0121] 图12是示出从图1中所示的主装置110输出的时钟信号和主数据信号的示例的时序图。
[0122] 参照图12，时钟信号CLK是在第一电压V1与第二电压V2之间摆动的信号。例如，当第一电压V1约为0伏且第二电压V2约为1.8伏时，第一电压V1与第二电压V2之间的峰-峰电压Vpp约为1.8伏。
[0123] 主装置110在主数据信号MST_DAT的上升沿处输出比具有正常电压电平的第二电压V2高的第三电压V3并随后输出第二电压V2。也就是说，主数据信号MST_DAT在时钟信号CLK的高电平时段期间从第三电压V3改变为第二电压V2。
[0124] 此外，主装置110在主数据信号MST_DAT的下降沿处输出比具有正常电压电平的第一电压V1低的第四电压V4并随后输出第一电压V1。也就是说，主数据信号MST_DAT在时钟信号CLK的低电平时段期间从第四电压V4改变为第一电压V1。
[0125] 例如，当第一电压V1、第二电压V2、第三电压V3和第四电压V4分别为约0伏、约1.8伏、约3.3伏和约-1.5伏时，第一电压V1与第二电压V2之间的峰-峰电压Vpp约为1.8伏，第一电压V1与第三电压V3之间的峰-峰电压Vpp约为3.3伏，第二电压V2与第四电压V4之间的峰-峰电压Vpp约为3.3伏。然而，可以以各种方式改变第一电压V1、第二电压V2、第三电压V3和第四电压V4中的每个的电压电平。
[0126] 图13是示出从图1中所示的主装置110输出的时钟信号和主数据信号的示例的时序图。
[0127] 参照图13，主装置110在时钟信号CLK的上升沿处输出比具有正常电压电平的第二电压V2高的第三电压V3并随后输出第二电压V2。也就是说，时钟信号CLK可在高电平时段期间从第三电压V3改变为第二电压V2。
[0128] 此外，主装置110在时钟信号CLK的下降沿处输出比具有正常电压电平的第一电压V1低的第四电压V4并随后输出第一电压V1。也就是说，时钟信号CLK在低电平时段期间从第四电压V4改变为第一电压V1。
[0129] 主装置110在主数据信号MST_DAT的上升沿处输出比具有正常电压电平的第二电压V2高的第三电压V3并随后输出第二电压V2。也就是说，主数据信号MST_DAT可在高电平时段期间从第三电压V3改变为第二电压V2。
[0130] 此外，主装置110在主数据信号MST_DAT的下降沿处输出比具有正常电压电平的第一电压V1低的第四电压V4并随后输出第一电压V1。也就是说，主数据信号MST_DAT在低电平时段期间从第四电压V4改变为第一电压V1。
[0131] 图14是示出根据本公开的示例性实施例的显示装置测试系统的示图。
[0132] 参照图14，显示装置测试系统可测试触摸面板1000的操作状态。显示装置测试系统包括连接器1100、测试电路1200和计算机装置1300。
[0133] 连接器1100可由布置有多条信号线TL的柔性印刷电路板实现，并且可包括布置在连接器1100的一端的焊盘PD。焊盘PD可设置在连接器1100的下表面上。
[0134] 连接器1100可通过焊盘PD连接到触摸面板1000。在本示例性实施例中，连接器1100通过焊盘PD连接到触摸面板1000，然而，它不应限于此或由此受限。根据另一实施例，连接器1100可通过焊盘PD连接到显示面板(未示出)。此外，根据另一实施例，连接器1100可通过焊盘PD连接到其他电子装置。
[0135] 触摸面板1000包括感测区域SA和非感测区域NSA。非感测区域NSA设置为邻近于感测区域SA。非感测区域NSA可围绕感测区域SA的边缘。尽管未在图14中示出，但是多个感测电极可布置在感测区域SA中。每个感测电极可通过信号线SL连接到连接焊盘(未示出)。触摸面板1000的连接焊盘可电连接到连接器1100的焊盘PD。
[0136] 测试电路1200可通过连接器1100将测试信号输出到触摸面板1000，并且可从触摸面板1000接收反馈信号。测试电路1200可由集成电路(IC)实现。
[0137] 计算机装置1300可通过接口10连接到测试电路1200。计算机装置1300可输出信号以控制测试电路1200并且可从测试电路1200接收监控信号。
[0138] 将计算机装置1300和测试电路1200电连接的接口10可包括数据线SDA和时钟线SCL。在本示例性实施例中，计算机装置1300可与图1中示出的主装置110对应，并且测试电路1200可与从装置121对应。计算机装置1300可包括图3中示出的电压控制器310和内部电路320。
[0139] 通过将计算机装置1300和测试电路1200电连接的数据线SDA和时钟线SCL发送和接收的信号可具有如图5、图7以及图9至图13中示出的信号波形。
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