技术领域
[0001] 本
发明一般涉及显示技术领域，具体涉及一种GOA单元、GOA电路、显示装置及栅极驱动电路。
背景技术
[0002] 随着显示技术的发展，GOA(Gate Driver on Array，阵列
基板行驱动)技术得到广泛应用。利用GOA技术将栅极
开关电路集成在显示装置的阵列基板上，从而可以省去栅极驱动集成电路部分，实现显示装置的高集成度和低成本。这种利用GOA技术集成在阵列基板上的栅极开关电路称为GOA电路或移位寄存器电路。
[0003] GOA电路包括若干个GOA单元，每个GOA单元包含若干
薄膜晶体管(Thin Film Transistor，简称TFT)，其中每个GOA单元的输出端连接一条
栅线。然而目前现有GOA电路采用的时钟
信号的个数多，时序控制复杂；由于GOA电路需要大规模的集成电路(Integratedcircuit，简称IC)实现，每个
时钟信号占用IC的一个信号输出端，使得IC较大，不利于实现窄边框。
发明内容
[0004] 鉴于
现有技术中的上述
缺陷或不足，期望提供一种GOA单元、GOA电路、显示装置及栅极驱动电路。
[0005] 第一方面，本发明提供一种GOA单元，包括：第一
节点控
制模块、第二节点
控制模块、第三节点控制模块、第四节点控制模块和输出控制模块；
[0006] 所述第一节点控制模块，用于根据单时钟信号、第一扫描信号以及第一电平信号控制第一节点的电位；
[0007] 所述第二节点控制模块，用于根据所述第一扫描信号、第二扫描信号、所述第一电平信号和所述第二电平信号控制第二节点的电位；
[0008] 所述第三节点控制模块，用于根据所述第二扫描信号、第一电平信号、所述第一节点的电位以及所述第二节点的电位控制第三节点的电位；
[0009] 所述第四节点控制模块，用于根据所述第二节点的电位、所述第三节点的电位、所述第一电平信号以及所述第二电平信号控制第四节点的电位；
[0010] 所述输出控制模块，用于根据所述第三节点的电位、所述第四节点的电位、所述第一电平信号以及所述第二电平信号输出
输出信号；
[0011] 所述第一电平信号的极性与工作电平的极性相同，所述第二电平信号的极性与工作电平的极性相反。
[0012] 进一步地，所述第一节点控制模块包括第一晶体管、第二晶体管和第一存储电容；
[0013] 所述第一晶体管的控制极接入所述第一扫描信号，第一极接入所述单时钟信号，第二极连接所述第一节点；
[0014] 所述第二晶体管的控制极接入所述单时钟信号，第一极连接所述第一节点，第二极接入所述第一电平信号；
[0015] 所述第一存储电容的第一端连接所述第一节点，第二端接入所述第一电平信号。
[0016] 进一步地，所述第二节点控制模块包括第三晶体管、第四晶体管和第二存储电容；
[0017] 所述第三晶体管的控制极接入所述第二扫描信号，第一极接入所述第二电平信号，第二极连接所述第二节点；
[0018] 所述第四晶体管的控制极接入所述第一扫描信号，第一极连接所述第二节点，第二极接入所述第一电平信号；
[0019] 所述第二存储电容的第一端连接所述第二节点，第二端接入所述第一电平信号。
[0020] 进一步地，所述第三节点控制模块包括第五晶体管、第六晶体管、第七晶体管、第八晶体管和第三存储电容；
[0021] 所述第五晶体管的控制极连接所述第二节点，第一极接入所述单时钟信号，第二极连接所述第六晶体管的第一极；
[0022] 所述第六晶体管的控制极连接所述第一节点，第二极连接所述第三节点；
[0023] 所述第七晶体管的控制极接入所述单时钟信号，第一极连接所述第三节点，第二极接入所述第一电平信号；
[0024] 所述第八晶体管的控制极接入所述第二扫描信号，第一极接入所述第一电平信号，第二极连接所述第三节点；
[0025] 所述第三存储电容的第一端连接所述第三节点，第二端接入所述第一电平信号。
[0026] 进一步地，所述第四节点控制模块包括第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第四存储电容；
[0027] 所述第九晶体管的第一极连接所述第四存储电容的第一端，控制极和第二极均接入所述第一电平信号；
[0028] 所述第十晶体管的控制极连接所述第三节点，第一极接入所述第二电平信号，第二极连接所述第四节点；
[0029] 所述第十一晶体管的控制极连接所述第二节点，第一极连接所述第四节点，第二极连接所述第四存储电容的第二端；
[0030] 所述第十二晶体管的控制极连接所述第四存储电容的第一端，第一极连接所述第四存储电容的第二端，第二极接入所述第一电平信号。
[0031] 进一步地，所述输出控制模块包括第十三晶体管、第十四晶体管和第五存储电容；
[0032] 所述第十三晶体管的控制极连接所述第三节点，第一极连接所述第一电平信号，第二极连接所述第十四晶体管的第一极；
[0033] 所述第十四晶体管的控制极连接所述第四节点，第二极接入所述第一电平信号；
[0034] 所述第五存储电容的第一端连接所述第四节点，第二端连接所述第十三晶体管的第二极，且所述第五存储电容的第二端用于输出所述输出信号。
[0035] 进一步地，各个晶体管为P型晶体管，所述工作电平为低电平信号；或者，[0036] 各个晶体管为N型晶体管，所述工作电平为
高电平信号。
[0037] 第二方面，本发明提供一种GOA电路，包括多个级联的如上所述的GOA单元；
[0038] 除第一级GOA单元之外，每一级GOA单元的第一扫描信号输入端接入前一级GOA单元输出的输出信号；
[0039] 除最后一级GOA单元之外，每一级GOA单元的第二扫描信号输入端接入后一级GOA单元输出的输出信号。
[0040] 第三方面，本发明提供一种显示装置，包括如上所述的GOA电路。
[0041] 第四方面，本发明提供一种栅极驱动方法，用于驱动如上任一所述的GOA单元，包括：
[0042] 第一节点控制模块根据单时钟信号、第一扫描信号以及第一电平信号控制第一节点的电位；
[0043] 第二节点控制模块根据所述第一扫描信号、第二扫描信号、所述第一电平信号和所述第二电平信号控制第二节点的电位；
[0044] 第三节点控制模块根据所述第二扫描信号、第一电平信号、所述第一节点的电位以及所述第二节点的电位控制第三节点的电位；
[0045] 第四节点控制模块根据所述第二节点的电位、所述第三节点的电位、所述第一电平信号以及所述第二电平信号控制第四节点的电位；
[0046] 输出控制模块根据所述第三节点的电位、所述第四节点的电位、所述第一电平信号以及所述第二电平信号输出输出信号；
[0047] 所述第一电平信号的极性与工作电平的极性相同，所述第二电平信号的极性与工作电平的极性相反。
[0048] 进一步地，在第一时段，所述单时钟信号的极性与所述工作电平的极性相反，所述第一
控制信号的极性与所述工作电平的极性相同，所述第二控制信号的极性与所述工作电平的极性相反，所述第一节点的电位与所述工作电平的极性相反，所述第二节点的电位和所述第三节点的电位均与所述工作电平的极性相同，所述第四节点的电位与所述工作电平的极性相反，所述输出信号的极性与所述工作电平的极性相反；
[0049] 在第二时段，所述单时钟信号的极性与所述工作电平的极性相同，所述第一控制信号的极性和所述第二控制信号的极性均与所述工作电平的极性相反，所述第一节点的电位、所述第二节点的电位以及第三节点的电位均与所述工作电平的极性相同，所述第四节点的电位与所述工作电平的极性相反，所述输出信号的极性与所述工作电平的极性相反；
[0050] 在第三时段，所述单时钟信号的极性与所述工作电平的极性相反，所述第一控制信号的极性和所述第二控制信号的极性均与所述工作电平的极性相反，所述第一节点的电位和所述第二节点的电位均与所述工作电平的极性相同，所述第三节点的电位与所述工作电平的极性相反，所述第四节点的电位与所述工作电平的极性相同，所述输出信号的极性与所述工作电平的极性相同；
[0051] 在第四时段，所述单时钟信号的极性与所述工作电平的极性相同，所述第一控制信号的极性和所述第二控制信号的极性均与所述工作电平的极性相反，所述第一节点的电位、所述第二节点的电位和所述第三节点的电位均与所述工作电平的极性相同，所述第四节点的电位与所述工作电平的极性相同，所述输出信号的极性与所述工作电平的极性相反；
[0052] 在第五时段，所述单时钟信号的极性与所述工作电平的极性相反，所述第一控制信号的极性与所述工作电平的极性相反，所述第二控制信号的极性与所述工作电平的极性相同，所述第一节点的电位与所述工作电平的极性相同，所述第二节点的电位和与所述工作电平的极性相同，所述第三节点的电位与所述工作电平的极性相同，所述第四节点的电位与所述工作电平的极性相反，所述输出信号的极性与所述工作电平的极性相反。
[0053] 上述方案中，引入单时钟信号，通过第一节点控制模块、第二节点控制模块、第三节点控制模块以及第四节点控制模块分别控制第一节点、第二节点、第三节点、第四节点的
电压，通过第三节点和第四节点控制输出控制单元输出的输出信号，时序控制简单，且不占用过多的IC的信号输出端，在保证GOA性能的同时实现窄边框，从而降低生产成本。
附图说明
[0054] 通过阅读参照以下附图所作的对非限制性
实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
[0055] 图1为本发明实施例提供的GOA单元的结构示意图；
[0056] 图2为本发明实施例提供的GOA单元的电路示意图；
[0057] 图3为本发明提供的栅极驱动方法的流程示意图；
[0058] 图4为本发明实施例提供的GOA单元的工作时序图；
[0059] 图5为本发明实施例提供的GOA电路的结构示意图。
具体实施方式
[0060] 下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
[0061] 需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
[0062] 本发明所有实施例中采用的晶体管均可以为
薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述控制极为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极为栅极，所述第一极可以为源极，所述第二极可以为漏极。目前本发明实施例所采用的晶体管包括P型晶体管和N型晶体管两种，其中P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，P型晶体管的工作电平为低电平；N型晶体管在栅极为高电平时导通，在栅极为低电平时截止，N型晶体管的工作电平为高电平。
[0063] 如图1所示，本发明实施例提供一种GOA单元，包括单时钟信号端CK、第一扫描信号输入端IN1、第二扫描信号输入端IN2、第一电平信号端VG1以及第二电平信号端VG2；
[0064] 单时钟信号端CK提供单时钟信号；
[0065] 第一扫描信号输入端IN1提供前一级GOA单元的栅极驱动信号，以前一级GOA单元的栅极驱动信号作为第一扫描信号；
[0066] 第二扫描信号输入端IN2提供后一级GOA单元的栅极驱动信号，以后一级GOA单元的栅极驱动信号作为第二扫描信号；
[0067] 第一电平信号端VG1输入第一电平信号；
[0068] 第二电平信号端VG2输入第二电平信号。
[0069] 如图1所示，本发明实施例提供的GOA单元，包括：第一节点控制模块101、第二节点控制模块102、第三节点控制模块103、第四节点控制模块104和输出控制模块105；
[0070] 第一节点控制模块101，用于根据单时钟信号、第一扫描信号以及第一电平信号控制第一节点N1的电位；可选的，如图1所示，第一节点控制模块101连接单时钟信号端CK、第一扫描信号输入端IN1、第一电平信号端VG1以及第一节点N1，用于在单时钟信号、第一扫描信号的控制下，根据第一电平信号和单时钟信号控制第一节点N1的电位；
[0071] 第二节点控制模块102，用于根据第一扫描信号、第二扫描信号、第一电平信号和第二电平信号控制第二节点N2的电位；可选的，如图1所示，第二节点控制模块102连接第一扫描信号输入端IN1、第二扫描信号输入端IN2、第一电平信号端VG1和第二电平信号端VG2，用于在第一扫描信号和第二扫描信号的控制下，根据第一电平信号和第二电平信号控制第二节点N2的电位；
[0072] 第三节点控制模块103，用于根据第二扫描信号、第一电平信号、第一节点的电位以及第二节点的电位控制第三节点N3的电位；可选的，如图1所示，第三节点控制模块103连接第二节点N2、第三节点N3、单时钟信号端CK、第二扫描信号输入端IN2、第一电平信号端VG1，用于在第一节点N1的电位、第二节点N2的电位以及单时钟信号的控制下，根据单时钟信号以及第一电平信号控制第三节点N3的电位；
[0073] 第四节点控制模块104，用于根据第二节点N2的电位、第三节点N3的电位、第一电平信号以及第二电平信号控制第四节点N4的电位；可选的，如图1所示，第四节点控制模块104连接第二节点N2、第三电位N3、第一电平信号端VG1和第二电平信号VG2，用于在第二节点N2的电位、第三节点N3的电位以及第一电平信号的控制下，根据第一电平信号以及第二电平信号控制第四节点N4的电位；
[0074] 输出控制模块105，用于根据第三节点N3的电位、第四节点N4的电位、第一电平信号以及第二电平信号输出输出信号；可选的，如图1所示，输出控制模块105连接第三节点N3、第四节点N4、第一电平信号端VG1、第二电平信号端VG2，用于在第三节点N3的电位和第四节点N4的电位的控制下，控制信号输出端Out的电位，信号输出端Out输出的输出信号为本级GOA单元的栅极驱动信号；
[0075] 第一电平信号端VG1所输入的信号的极性与工作电平的极性相同，第二电平信号端VG2所输入的信号极性与工作电平的极性相反。
[0076] 该实施例提供的GOA单元仅包括一个时钟信号，时序控制简单，且能够减少占用IC信号输出端的个数，有利于窄边框的实现。
[0077] 在一些可选的实施方式中，如图2所示，第一节点控制模块101包括第一晶体管T1、第二晶体管T2和第一存储电容C1；第一晶体管T1的控制极接入第一扫描信号，第一极接入单时钟信号，第二极连接第一节点N1；第二晶体管T2的控制极接入单时钟信号，第一极连接第一节点N1，第二极接入第一电平信号；第一存储电容C1的第一端连接第一节点N1，第二端接入第一电平信号。
[0078] 在一些可选的实施方式中，如图2所示，第二节点控制模块102包括第三晶体管T3、第四晶体管T4和第二存储电容C2；第三晶体管T3的控制极接入第二扫描信号，第一极接入第二电平信号，第二极连接第二节点N2；第四晶体管T4的控制极接入第一扫描信号，第一极连接第二节点N2，第二极接入第一电平信号；第二存储电容C2的第一端连接第二节点N2，第二端接入第一电平信号。
[0079] 在一些可选的实施方式中，如图2所示，第三节点控制模块103包括第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和第三存储电容C3；第五晶体管T5的控制极连接第二节点，第一极接入单时钟信号，第二极连接第六晶体管T6的第一极；第六晶体管T6的控制极连接第一节点，第二极连接第三节点N3；第七晶体管T7的控制极接入单时钟信号，第一极连接第三节点N3，第二极接入第一电平信号；第八晶体管T8的控制极接入第二扫描信号，第一极接入第一电平信号，第二极连接第三节点N3；第三存储电容C3的第一端连接第三节点，第二端接入第一电平信号。
[0080] 在一些可选的实施方式中，如图2所示，第四节点控制模块104包括第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12和第四存储电容C4；第九晶体管T9的第一极连接第四存储电容C4的第一端，控制极和第二极均接入第一电平信号；第十晶体管T10的控制极连接第三节点，第一极接入第二电平信号，第二极连接第四节点N4；第十一晶体管T11的控制极连接第二节点N2，第一极连接第四节点N4，第二极连接第四存储电容C4的第二端；第十二晶体管T12的控制极连接第四存储电容C4的第一端，第一极连接第四存储电容C4的第二端，第二极接入第一电平信号。
[0081] 在一些可选的实施方式中，如图2所示，输出控制模块105包括第十三晶体管T13、第十四晶体管T14和第五存储电容T15；第十三晶体管T13的控制极连接第三节点N3，第一极连接第一电平信号，第二极连接第十四晶体管T14的第一极；第十四晶体管T14的控制极连接第四节点N4，第二极接入第一电平信号；第五存储电容C5的第一端连接第四节点N4，第二端连接第十三晶体管T13的第二极，且第五存储电容C5的第二端用于输出输出信号。
[0082] 在本实施例中，上述的各个晶体管均为P型晶体管，工作电平为低电平信号。此时，第一电平信号端VG1输入第一电平信号为低电平信号，即第一电平信号端VG1为低电平信号端VGL；相应的，第二电平信号端VG2输入的第二电平信号为高电平信号，即第二电平信号端VG2为高电平信号端VGH。具体结合下述工作过程对上述GOA单元的工作原理进行说明。
[0083] 如图3所示，本发明实施例还提供一种栅极驱动方法，用于驱动前述实施例中的GOA单元，该方法包括：
[0084] 步骤201，第一节点控制模块根据单时钟信号、第一扫描信号以及第一电平信号控制第一节点的电位；
[0085] 步骤202，第二节点控制模块根据第一扫描信号、第二扫描信号、第一电平信号和第二电平信号控制第二节点的电位；
[0086] 步骤203，第三节点控制模块根据第二扫描信号、第一电平信号、第一节点的电位以及第二节点的电位控制第三节点的电位；
[0087] 步骤204，第四节点控制模块根据第二节点的电位、第三节点的电位、第一电平信号以及第二电平信号控制第四节点的电位；
[0088] 步骤205，输出控制模块根据第三节点的电位、第四节点的电位、第一电平信号以及第二电平信号输出输出信号。
[0089] 其中，第一电平信号端VGL持续输入低电平信号，第二电平信号端VGH持续输入高电平信号，结合图4，该方法具体包括：
[0090] 在第一时段P1，单时钟信号端CK输入的单时钟信号为高电平信号，第一扫描信号输入端IN1输入的第一扫描信号为低电平信号，第二扫描信号输入端IN2输入的第二扫描信号为高电平信号，第一晶体管T1开启、第二晶体管T2关闭，第一节点N1为高电位；第三晶体管T3关闭、第四晶体管T4开启，第二节点N2为低电位；第五晶体管T5开启、第六晶体管T6关闭、第七晶体管T7关闭、第八晶体管T8关闭，第三节点N3为低电位，第十晶体管T10开启、第十一晶体管T11开启、第九晶体管T9开启、第十二晶体管T12关闭，第四节点N4为高电位；第十三晶体管T13开启，信号输出端Out通过第十三晶体管T13输出与第二电平信号相同的高电平信号。
[0091] 在第二时段P2，单时钟信号端CK输入低电平信号，第一扫描信号输入端IN1和第二扫描信号输入端IN2均输入高电平信号，第一晶体管T1关闭、第二晶体管T2开启，第一节点N1变为低电位；第三晶体管T3关闭、第四晶体管T4关闭，第二节点N2维持低电位；第五晶体管T5开启、第六晶体管T6开启、第七晶体管T7开启、第八晶体管T8关闭，第三节点N3维持低电位，第十晶体管T10开启、第十一晶体管T11开启，第四节点N4为高电位；第十三晶体管T13开启，第十四晶体管T14关闭，信号输出端Out通过第十三晶体管T13输出与第二电平信号相同的高电平信号。
[0092] 在第三时段P3，单时钟信号端CK、第一扫描信号输入端IN1和第二扫描信号输入端IN2均输入高电平信号，第一晶体管T1关闭、第二晶体管T2关闭，第一节点N1维持低电位；第三晶体管T3关闭、第四晶体管T4关闭，第二节点N2维持低电位；第五晶体管T5开启、第六晶体管T6开启、第七晶体管T7关闭、第八晶体管T8关闭，第三节点N3变为高电位；第十晶体管T10关闭、第十一晶体管T11开启、第九晶体管T9开启、第十二晶体管T12开启，第四节点变为低电位；第十三晶体管T13关闭、第十四晶体管T14开启，信号输出端Out通过第十四晶体管T14输出与第一电平信号相同的低电平信号。
[0093] 在第四时段P4，单时钟信号端CK输入低电平信号、第一扫描信号输入端IN1和第二扫描信号输入端IN2均输入高电平信号，第一晶体管T1关闭、第二晶体管T2开启，第一节点N1维持低电位；第三晶体管T3关闭、第四晶体管T4关闭，第二节点N2维持低电位；第五晶体管T5开启、第六晶体管T6开启、第七晶体管T7开启、第八晶体管T8关闭，第三节点N3变为低电位；第十晶体管T10开启、第十一晶体管T11开启、第九晶体管T9开启、第十二晶体管T12关闭，第四节点变为高电位；第十三晶体管T13开启、第十四晶体管T14关闭，信号输出端Out通过第十三晶体管T13输出与第二电平信号相同的高电平信号。
[0094] 在第五时段P5，单时钟信号端CK输入高电平信号、第一扫描信号输入端IN1输入高电平信号、第二扫描信号输入端IN2输入低电平信号，第一晶体管T1关闭、第二晶体管T2关闭，第一节点N1维持低电位；第三晶体管T3开启、第四晶体管T4关闭，第二节点N2变为高电位；第五晶体管T5关闭、第六晶体管T6开启、第七晶体管T7关闭、第八晶体管T8开启，第三节点N3维持低电位；第十晶体管T10开启、第十一晶体管T11关闭，第四节点变为高电位；信号输出端Out通过第十三晶体管T13输出与第二电平信号相同的高电平信号。
[0095] 该实施例中，以单时钟信号端CK输出的单时钟信号的时钟周期作为GOA单元的周期，仅包含一个时钟信号，简化时序控制难度，且不多占用IC的信号输出端，减小IC，实现窄边框的效果。
[0096] 本发明实施例还提供一种GOA电路，如图5所示，GOA电路包括多个级联的GOA单元；
[0097] 除第一级GOA单元之外，每一级GOA单元的第一扫描信号输入端IN1接入前一级GOA单元输出的输出信号；
[0098] 除最后一级GOA单元之外，每一级GOA单元的第二扫描信号输入端IN2接入后一级GOA单元输出的输出信号。
[0099] 标号G(n)表示GOA电路的第n级GOA单元，标号G(n-1)表示GOA电路的第n-1级GOA单元，标号G(n+1)表示GOA电路的第n+1级GOA单元，n为大于1的整数。G(n)的输入端IN1与第n-1级GOA单元的输出端Out(n-1)耦接，G(n)的输入端IN2与第n+1级GOA单元的输出端Out(n+
1)耦接。
[0100] 本发明实施例还提供一种显示装置，包括上述GOA电路，时序控制简单，可以实现窄边框。
[0101] 所述显示装置可以为：
电子纸、OLED(Organic Light-EmittingDiode，
有机发光二极管)显示装置、手机、
平板电脑、电视机、
笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0102] 以上描述仅为本发明的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本发明中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本发明中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
