一种用于内存模组的时钟调制方法
阅读：343发布：2020-05-08
专利汇可以提供一种用于内存模组的时钟调制方法专利检索，专利查询，专利分析的服务。并且本 发明 提供一种用于内存模组的时钟调制方法，CPU或存储 控制器 到内存模组之间的时钟 信号 为前级 时钟信号 ；内存模组中的时钟信号为后级时钟信号；后级时钟信号的 频率 大于前级时钟信号的频率。本发明降 低信号 质量 问题 风 险，增大了芯片 接口 时序的冗余量。，下面是一种用于内存模组的时钟调制方法专利的具体信息内容。
1.一种用于内存模组的时钟调制方法，其特征在于，
CPU或存储控制器到内存模组之间的时钟信号为前级时钟信号；
内存模组中的时钟信号为后级时钟信号；
后级时钟信号的频率大于前级时钟信号的频率。
2.如权利要求1所述的一种用于内存模组的时钟调制方法，其特征在于，所述前级时钟信号的频率低于正常工作时钟信号的频率。
3.如权利要求1所述的一种用于内存模组的时钟调制方法，其特征在于，所述前级时钟信号通过内存模组中的锁相环后变为所述后级信号时钟。
4.如权利要求3所述的一种用于内存模组的时钟调制方法，其特征在于，所述锁相环位于寄存器时钟驱动器件中。
5.如权利要求3所述的一种用于内存模组的时钟调制方法，其特征在于，所述内存模组内的地址、命令信号的频率与所述前级时钟信号的频率一致。
6.如权利要求1所述的一种用于内存模组的时钟调制方法，其特征在于，所述后级时钟信号频率是所述前级时钟信号频率的两倍。
7.如权利要求1所述的一种用于内存模组的时钟调制方法，其特征在于，所述后级时钟信号的频率为可调整模式。
8.如权利要求7所述的一种用于内存模组的时钟调制方法，其特征在于，所述可调整模式为通过CPU或存储控制器输出信号进行调整。
9.如权利要求7所述的一种用于内存模组的时钟调制方法，其特征在于，所述可调整模式为通过在内存模组的生产制造测试进行调整。
10.如权利要求1-8任一所述的一种用于内存模组的时钟调制方法，其特征在于，所述内存模组为寄存器内存模组或非易失内存模组。
一种用于内存模组的时钟调制方法
技术领域
背景技术
[0002] 随着信号技术中数据传输的速度日益增长，在服务器应用当中，内存模组的容量和工作频率也不断增加。为了更大容量和更高速度的内存应用需求，内存模组(寄存器内存模组RDIMMRegistered Dual In-line Memory Module、非易失内存模组NVDIMM Non-Volatile Dual In-line Memory Module等)将地址，命令，时钟信号接收到模组上的寄存器时钟驱动芯片(RCDRegistering Clock Driver)，经过RCD缓存，然后再将这些信号驱动给内存模组的各个DRAM颗粒，起到了对地址、命令、时钟信号的负载隔离作用，提高信号质量，从而让模组可以拥有更大的容量和更高的工作频率。
[0003] 内存模组(寄存器模组、非易失模组等)包括RCD芯片和DRAM芯片组两部分。信号首先进入RCD信号，然后再通过RCD芯片传送给所有DRAM芯片。
[0004] RCD(寄存器时钟驱动器件)主要包括两部分：信号寄存器register和锁相环PLL。信号寄存器的作用是将命令、地址、信号在时钟上升沿时进行锁存然后再输出送给其它DRAM，从而实现对信号的缓存作用。锁相环PLL(Phase Locked Loop)接收时钟CLK信号，在内部调制后，重新驱动输出差分时钟信号CK，CK#(时钟和时钟的反信号)给模组上的各个DRAM颗粒使用，从而可以使得CLK信号以更好的信号质量和时序供DRAM使用。
[0005] 现有DDR3的RDIMM技术中，CLK经过RCD芯片，内部PLL会对CLK进行调制和再驱动输出，但RCD芯片前后的前级时钟和后级时钟的时钟频率总是一样，也就是在整个时钟通路上，时钟信号是按照同样的频率传输的。意味着当DRAM工作频率不断提高时，前级与后级的时钟信号的频率也是同时提高的。
[0007] 由于主板的尺寸相对于内存模组较大，所以从CPU前往内存方向的前级时钟和地址命令信号走线相对于DIMM板上RCD之后的后级时钟，地址命令信号会更长，同时，前级时钟和地址命令的传输路径上，会有CPU到主板信号层，主板信号层到内存插槽，内存插槽到DIMM金手指以及金手指到RCD芯片等多级的接触点或焊接点，所以前级信号从CPU到内存模组的传输中，信号传输环境和影响信号质量的因素更复杂，而后级信号是经过RCD器件的，传输路径仅在内存模组的电路板上，尺寸较小，且信号经过RCD信号重新驱动后，信号质量会更好。
[0008] 因此，在DRAM工作频率不断提高时，前级时钟与后级时钟拥有相同的时钟频率，在信号从CPU传输至DRAM的整个通路中，前级时钟相对于后期时钟，信号质量方面的影响因素更复杂，导致前级信号路径更容易遭受信号完整性问题的风险，尤其是时钟信号的质量可靠性问题将会更容易暴露出来。
[0009] 在DRAM芯片应用案例中，也经常会遇到颗粒本身工作频率可以很高，但在应用平台上就存在高频上限的问题。这些问题大部分都是由于在平台应用时，高频工作条件中信号质量相关的问题导致的困扰。
[0010] 针对应用平台中信号质量的问题，一般的解决方法主要有开发阶段的板级系统系信号前仿真，PCB版图优化改善；生产后产品调试阶段的信号测量分析，系统调试和板级电容电阻元件的调试实验等。
[0011] 在内存模组的主板应用中，当DRAM工作频率不断提高时，由于内存模组的的RCD前级时钟与后级时钟拥有相同的时钟频率，在信号从CPU传输至DRAM的整个通路中，前级时钟相对于后期时钟信号质量的影响因素更复杂，从而前级信号路径更容易遭受信号完整性问题的风险，尤其是时钟信号的质量可靠性问题。同时由于信号的不可靠性和高频的工作条件，芯片的接口时序相对较紧张，时序冗余量不足有可能使得芯片出现接口信号亚稳态或采样错误的风险，进而导致芯片工作实效或系统工作不可靠甚至出错的情况。
发明内容
[0012] 为解决现有技术存在的问题，本发明提出了一种用于内存模组的时钟调制方法，本发明降低了信号质量问题的风险，增大了芯片接口时序的冗余量。
[0013] 为实现上述目的，本发明采用以下技术手段：
[0014] 优选的，一种用于内存模组的时钟调制方法，CPU或存储控制器到内存模组之间的时钟信号为前级时钟信号；
[0015] 内存模组中的时钟信号为后级时钟信号；
[0016] 后级时钟信号的频率大于前级时钟信号的频率。
[0017] 进一步优选的，所述前级时钟信号的频率低于正常工作时钟信号的频率；
[0018] 进一步优选的，所述前级时钟信号通过内存模组中的锁相环后变为所述后级信号时钟。
[0019] 更进一步优选的，所述锁相环位于寄存器时钟驱动器件中。
[0020] 更进一步优选的，所述内存模组内的地址、命令信号的频率与所述前级时钟信号的频率一致。
[0021] 优选的，所述后级时钟信号频率是所述前级时钟信号频率的两倍。
[0022] 优选的，所述后级时钟信号的频率为可调整模式。
[0023] 进一步优选的，所述可调整模式为通过CPU或存储控制器输出信号进行调整。
[0024] 进一步优选的，所述可调整模式为通过在内存模组的生产制造测试进行调整。
[0025] 进一步优选的，所述内存模组为寄存器内存模组或非易失内存模组。
[0026] 与现有技术相比，本发明具有以下优点：
[0027] 本发明时钟调制方法中，将送往内存模组的前级信号频率降频，到达模组后，再经过内存模组上的寄存器时钟驱动器(Register clock driver)进行倍频的时钟调节，同时地址命令信号传输窗口增大，降低信号质量问题风险，增大了芯片接口时序的冗余量。具体是将时钟和指令地址信号进行降频(均以正常工作一半或四分之一)的频率传输，极大地降低了前级信号的频率，使得信号传输过程中，遭受高频传输中信号完整性问题的风险极大降低，提高信号系统的可靠性。指令地址信号经过RCD被时钟CLK锁存后，发送给后续各个DRAM颗粒，一半的工作频率使得指令地址信号的窗口翻倍，在进入RCD芯片的接口处，建立保持时间等信号时序更加宽松，经过RCD后，指令地址信号宽度为原来的两倍，使得在DRAM接口拥有更宽松的信号建立保持时间时序。降频传输使得CLK和CA信号有更宽松的时序，更低功耗，极大降低的信号完整性问题风险，系统工作更加可靠稳定，同时，因为前级信号工作频率的降低，随着DRAM速度的不断增加，内存前级传输部分的CLK和CA信号可以有更高的速度提升空间，规避了硬件系统中内存板级部分的高频瓶颈，使得系统硬件的内存工作频率可以进一步的得到提升，系统工作效率更加高效。附图说明
[0028] 图1为本发明一种用于内存模组的时钟调制方法流程示意图。
[0029] 图2为现有技术和本发明时钟时序对比图。
[0030] 图3为现有技术和本发明时钟和其它信号时序对比图。
具体实施方式
[0031] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0032] 本发明一种用于内存模组的时钟调制方法，包括以下步骤：
[0033] 降低从CPU或存储控制器到RCD之间主板上信号通路的前级时钟信号(preclk)的频率，然后通过RCD中的PLL实现倍频的功能，将时钟进行倍频，恢复到正常的工作频率下，进而产生后级时钟(postclk)，传输给内存模组的各个颗粒使用。
[0034] 降低从CPU或存储控制器到RCD之间主板上信号通路的前级命令地址信号prec(pre-comman address)的频率，命令地址信号的信号窗口则相应的翻倍，通过RCD中的寄存器锁存后，以双倍的信号窗口传输给内存模组的各个颗粒使用。
[0035] 本发明是一项关于DDR3(不局限于DDR3)寄存器内存模组应用，涉及寄存器内存模组的时钟信号调制方法，其改进之处在于降低时钟信号传输频率，减小信号传输中信号完整性质量问题的发生几率。
[0036] 本发明原理为：时钟和指令地址信号均以低于正常工作的频率传输，极大地降低了前级信号的频率，使得信号传输过程中，遭受高频传输中信号完整性问题的风险极大降低。提高信号系统的可靠性。
[0037] 其中，指令地址信号经过RCD被时钟CLK锁存后，发送给后续各个DRAM颗粒，一半的工作频率使得指令地址信号的窗口翻倍，在进入RCD芯片的接口处，建立保持时间等信号时序更加宽松，经过RCD后，指令地址信号宽度为原来的两倍，使得在DRAM接口拥有更宽松的信号建立保持时间时序。
[0038] 降频传输使得时钟CLK和命令、地址CA(comman address)信号有更宽松的时序，更低功耗，极大降低的信号完整性问题风险，系统工作更加可靠稳定，因为前级信号工作频率的降低，随着DRAM速度的不断增加，内存前级传输部分的CLK和CA可以有更高的速度提升空间，使得系统工作更加快速。
[0039] 如图1本发明一种用于内存模组的时钟调制方法流程示意图所示，CPU或存储控制器(MC MemoryControl)输出前级时钟信号，前级时钟信号通过内存模组中RCD器件的PLL后输出后级时钟信号，后级时钟信号分别输出给内存模组中不同的DRAM颗粒。
[0040] 这里需要说明的是后级时钟信号的频率要比前级时钟信号频率要高。例如后级时钟信号频率是前级时钟信号频率的两倍，两倍时通过2倍频电路就可以实现。当然后级时钟信号频率也可以是前级时钟信号频率其它倍数，具体与实际使用环境有关。
[0041] 同时，为了增加本发明的灵活性，后级时钟信号的输出频率为可调整模式，依据实际的工作或使用环境，通过进行设置PLL可以进行调节。这里的设置即可以通过CPU或存储控制器输出信号进行控制PLL调节，也可以在内存模组的生产制造测试时，依据所要应用的环境通过设置PLL可以进行调节。
[0042] 为了能够更好的说明本发明，下面结合与现有技术的对比进行介绍。
[0043] 如图2现有技术和本发明时钟时序对比图所示，图2中，在现有技术中，来自CPU的前级时钟信号传输至RCD器件，经过RCD中的PLL后，以相同的时钟频率输出后级时钟。这里以相同的时钟频率输出后级时钟是指输出给内存模组中不同内存颗粒的时钟信号相同。
[0044] 为了减少前级信号路径更容易遭受信号完整性问题，尤其是时钟信号的质量可靠性问题。本发明则使用一般的时钟频率传输前级时钟信号，然后通过RCD中的PLL实现倍频的功能，将时钟进行倍频，恢复到正常的工作频率下，进而产生后级时钟信号，传输给内存模组的各个颗粒使用。这样对于前级时钟路径而言，减半的传输频率可以带来更低的功耗和更可靠的时钟信号质量。图2中以后级时钟是前级时钟2倍频率进行示意的。这里只是优选方案之一，正如前述实际中可以为其它倍数的频率。
[0045] 因为内存模组与CPU或存储控制器之间的通信传输时通过在一定的时钟频率下进行的，所以随着时钟频率的改变，信息传输也会改善。因为CPU或存储控制器传输给内存模组内颗粒的数据信息并不会通过RCD传输。所以当然这里的通信传输只包括内存模组与CPU或存储控制器之间的地址、命令等通过RCD传输的信息。
[0046] 通常情况，命令地址信号在时钟下，经过RCD中的寄存器锁存后，会以后级时钟的频率进行传输。通常，内存模组的命令地址信号也会以后级时钟的频率工作。
[0047] 但是，为了更进一步的提高命令地址信号的可靠性。对内存模组的命令地址信号频率可以设置保持为前级时钟的频率进行传输。下面结合优选实施例进行介绍。
[0048] 优选实施例：
[0049] 这里以后级时钟信号频率是前级时钟信号频率的两倍为例进行说明。如图3现有技术和本发明时钟和其它信号时序对比图所示，图3中，在现有技术中，来自CPU或存储控制器的前级地址命令信号(CA)与前级时钟的方式传输。然后经过RCD芯片后，以同样的频率，后级时钟与后级地址命令信号传输，这其中时钟周期与地址命令信号窗口宽度都是目标工作频率下的周期宽度T。而本发明引入降低频率的机制，从CPU或存储控制器到RCD之间主板上信号通路的前级时钟与前级命令地址信号的频率均减半，前级时钟周期与前级命令地址信号的信号窗口均相应的翻倍，均为目标工作频率下的周期宽度的两倍2T(2倍周期)；之后命令地址信号在时钟下，经过RCD中的寄存器锁存后，继续以双倍的信号窗口2T(与前级时钟频率相同)传输给内存模组的各个DRAM颗粒，而经过RCD的时钟信号则倍频恢复至目标工作频率下，此时，相对于后级时钟信号，后级地址命令信号拥有两倍的信号窗口宽度，供时钟信号在DRAM颗粒的接口处采样，实现了更为宽松的接口时序，使得地址命令信号可以更加安全可靠的被采样到DRAM颗粒中，进行后续工作。同时，从前级到后级的通路上，时钟地址信号总线均以目标工作频率一半的频率进行传输，有效的降低信号传输功耗和降低高频下信号传输质量问题的风险。
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