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一种合并单元数据防误装置

阅读：494发布：2024-02-16

专利汇可以提供一种合并单元数据防误装置专利检索，专利查询，专利分析的服务。并且本实用新型提供一种合并单元数据防误装置，包括模拟量采集回路、DSP、FPGA和物理接口芯片，所述模拟量采集回路包括第一模拟量采集回路和第二模拟量采集回路，所述DSP包括第一DSP和第二DSP，所述第一DSP连接所述第一模拟采集回路，所述第二DSP连接所述第二模拟量采集回路，所述FPGA分别连接所述第一DSP、所述第二DSP和所述物理接口芯片，所述FPGA内设有比较电路。本实用新型基于双数据流对合并单元各个环节数据防误，防止一旦出错引起大面积的保护控制设备误动。(ESM)同样的发明创造已同日申请发明专利，下面是一种合并单元数据防误装置专利的具体信息内容。

权利要求

1.一种合并单元数据防误装置，其特征在于，包括模拟量采集回路、DSP、FPGA和物理接口芯片，所述模拟量采集回路包括第一模拟量采集回路和第二模拟量采集回路，所述DSP包括第一DSP和第二DSP，所述第一DSP连接所述第一模拟采集回路，所述第二DSP连接所述第二模拟量采集回路，所述FPGA分别连接所述第一DSP、所述第二DSP和所述物理接口芯片，所述FPGA内设有比较电路；
所述第一DSP和所述第二DSP用于接收来自所述模拟量采集回路和所述FPGA的数据并将数据进行插值同步处理，同时将处理的模拟量采集回路数据发送至所述FPGA；
所述FPGA用于将接收的数据自行拷贝形成双份数据分为两份完全对等的数据流，对每份数据流同步进行数据包的处理，将来自所述物理接口芯片的数据包分别推送至所述第一DSP和所述第二DSP，所述比较电路对来自DSP的数据包进行完全比对，将比对结果一致的数据发送至所述物理接口芯片。
2.根据权利要求1所述的一种合并单元数据防误装置，其特征在于，所述模拟量采集回路为对CT、PT模拟量进行采集的AD采集电路，所述第一DSP处理所述第一模拟量采集回路采样的数据，所述第二DSP处理第二模拟量采集回路采样的数据。
3.根据权利要求1所述的一种合并单元数据防误装置，其特征在于，对来自所述物理接口芯片的数据所述FPGA将数据流分为相同的两份，同步进行数据包的处理，处理完成后的数据再各自分别推送至所述第一DSP和所述第二DSP并和模拟量采集数据进行插值同步处理。
4.根据权利要求1所述的一种合并单元数据防误装置，其特征在于，所述第一DSP和所述第二DSP分别将插值同步后第一模拟量采集回路和第二模拟量采集回路的所有采样数据通过数据总线写入到所述FPGA内部，采样数据到达FPGA内部后，由所述FPGA自行拷贝形成双份数据，最终在FPGA内部形成两份完全对等的数据流，每份数据流由FPGA分别进行编码组包工作，所述比较电路将两个组好的数据包进行完全比对，比对结果一致则将数据发出至所述物理接口芯片。
5.根据权利要求1所述的一种合并单元数据防误装置，其特征在于，所述物理接口芯片用于样本数据的接收和发送。

说明书全文

一种合并单元数据防误装置

技术领域

[0001] 本实用新型属于智能变电站继电保护技术领域，具体涉及一种合并单元数据防误装置。

背景技术

[0002] 随着器件加工工艺向深亚微米门信号宽度迈进，存储器产品的单元尺寸继续缩小，从而导致电压越来越低(5V→3.3V→1.8V→1.2V……)以及存储单元内部电容越来越小(10fF→5fF……)。由于电容的减小，存储器件中的临界电荷量(一个存储单元用于保存数据所需的最小电荷量)继续缩小，因而使得它们对软误差率的自然抵御能力下降，这反过来又意味着能量低得多的α等高能粒子，都有可能对存储单元形成干扰，由此出现软错误。

[0003] 图3是现有的合并单元的架构，DSP负责就地采样、级联数据接收和同步、合并等计算；FPGA完成以太网数据包的接收和发送等处理工作；在AD采样环节，目前大多的方案基本都采用了保护电流采样双重化的方案，但数据处理的核心器件DSP和FPGA则采用了单重化的方式。由于当前DSP和FPGA器件的集成度很高，因此发生软错误的概率大大增加，这就是当前多个变电站合并单元数据出错导致大范围保护误动的主要原因。实用新型内容

[0004] 本实用新型的目的是提供一种合并单元数据防误装置，基于双数据流对合并单元各个环节数据防误，防止一旦出错引起大面积的保护控制设备误动。

[0005] 本实用新型提供了如下的技术方案：

[0006] 一种合并单元数据防误装置，包括模拟量采集回路、DSP、FPGA和物理接口芯片，所述模拟量采集回路包括第一模拟量采集回路和第二模拟量采集回路，所述DSP包括第一DSP和第二DSP，所述第一DSP连接所述第一模拟采集回路，所述第二DSP连接所述第二模拟量采集回路，所述FPGA分别连接所述第一DSP、所述第二DSP和所述物理接口芯片，所述FPGA内设有比较电路；

[0007] 所述第一DSP和所述第二DSP用于接收来自所述模拟量采集回路和所述FPGA的数据并将数据进行插值同步处理，同时将处理的模拟量采集回路数据发送至所述FPGA；

[0008] 所述FPGA用于将接收的数据自行拷贝形成双份数据分为两份完全对等的数据流，对每份数据流同步进行数据包的处理，将来自所述物理接口芯片的数据包分别推送至所述第一DSP和所述第二DSP，所述比较电路对来自DSP的数据包进行完全比对，将比对结果一致的数据发送至所述物理接口芯片。

[0009] 优选的，所述模拟量采集回路为对CT、PT模拟量进行采集的AD采集电路，所述第一DSP处理所述第一模拟量采集回路采样的数据，所述第二DSP处理第二模拟量采集回路采样的数据。

[0010] 优选的，对来自所述物理接口芯片的数据所述FPGA将数据流分为相同的两份，同步进行数据包的处理，处理完成后的数据再各自分别推送至所述第一DSP和所述第二DSP并和模拟量采集数据进行插值同步处理。

[0011] 优选的，所述第一DSP和所述第二DSP分别将插值同步后第一模拟量采集回路和第二模拟量采集回路的所有采样数据通过数据总线写入到所述FPGA内部，采样数据到达FPGA内部后，由所述FPGA自行拷贝形成双份数据，最终在FPGA内部形成两份完全对等的数据流，每份数据流由FPGA分别进行编码组包工作，所述比较电路将两个组好的数据包进行完全比对，比对结果一致则将数据发出至所述物理接口芯片。

[0012] 优选的，所述物理接口芯片用于样本数据的接收和发送。

[0013] 本实用新型的有益效果是：装置从模拟量的采样环节、数字量的接收环节、数据的处理环节、数据的发送环节均采用了完全双重化的设计，确保单一元器件故障不会同时导致两路采集数据都出错；两路DSP设计，任何时刻DSP1或者DSP2出错只会影响模拟量采集回路一路数据的异常，因此出错不会造成保护控制设备误动；模拟采集量处理采用数据包比对一致后输出，这样完全确保了整个发送数据过程的安全性，极大提高了合并单元的可靠性。附图说明

[0014] 附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实施例一起用于解释本实用新型，并不构成对本实用新型的限制。在附图中：

[0015] 图1是本实用新型结构示意图；

[0016] 图2是本实用新型发送数据流双重化防误结构示意图；

[0017] 图3是现有的合并单元的架构示意图。

具体实施方式

[0018] 如图1所示，一种合并单元数据防误装置，包括模拟量采集回路、DSP、FPGA和物理接口芯片，模拟量采集回路包括第一模拟量采集回路和第二模拟量采集回路，DSP包括第一DSP和第二DSP，第一DSP连接第一模拟采集回路，第二DSP连接第二模拟量采集回路，FPGA分别连接第一DSP、第二DSP和物理接口芯片，FPGA内设有比较电路；第一DSP和第二DSP用于接收来自模拟量采集回路和FPGA的数据并将数据进行插值同步处理，同时将处理的模拟量采集回路数据发送至FPGA；FPGA用于将接收的数据自行拷贝形成双份数据分为两份完全对等的数据流，对每份数据流同步进行数据包的处理，将来自物理接口芯片的数据包分别推送至第一DSP和第二DSP，比较电路对来自DSP的数据包进行完全比对，将比对结果一致的数据发送至物理接口芯片。

[0019] 如图1所示，一种合并单元数据防误装置对于CT、PT模拟量采集回路，在经过不同的ADC采集电路后，分别送至DSP1和DSP2进行处理，DSP1处理ADC1采样的数据，DSP2处理ADC2采样的数据，任何时刻DSP1或者DSP2出错只会影响ADC1或者ADC2一路数据的异常，因此出错不会造成保护控制设备误动。

[0020] 如图1所示，一种合并单元数据防误装置对于SV(样本)数据接收过程(如间隔合并单元接收的母线合并单元电压数据)，数据在经过PHY芯片后进入FPGA芯片，FPGA将数据流分为相同的两份，同步进行数据包的处理，处理完成后的数据再各自分别推送至DSP1和DSP2，和模拟量采集数据进行插值同步处理。从接收数据流的整个过程可以看出，数据的接收过程是完全对等、双重化的。

[0021] 如图1和图2所示，一种合并单元数据防误装置针对发送数据的防误，数据流的方向相反。为确保AD1和AD2数据发送的正确性，从数据传输和数据打包策略上进行防误的考虑。如图2中，DSP到FPGA的传输过程中，DSP1和DSP2分别将插值同步后AD1、AD2的所有采样数据通过数据总线写入到FPGA内部，AD数据到达FPGA内部后，由FPGA自行拷贝形成双份数据，最终在FPGA内部形成两份完全对等的数据流，每份数据流由FPGA分别进行编码组包工作，正常情况下逻辑组包1产生的报文和组包2产生的报文应完全相对，比较电路将2个组好的数据包进行完全比对，比对结果一致则将SV数据发出，如果不一致则将SV数据丢弃，这样完全确保了整个发送数据过程的安全性，极大提高了合并单元的可靠性。

[0022] 此发送防误方案的特点是：数据单点出错的情况下，能够瞬时闭锁数据，可以满足数字化保护控制对数据源高安全性的要求。

[0023] 以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，尽管参照前述实施例对本实用新型进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

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