[0002] 本申请案主张2013年2月22日申请的第61/767,980号美国临时申请案的权益，所述临时申请案的全部内容宛如全文陈述般以引用的方式并入本文中。
技术领域
[0003] 本
发明涉及锁相回路，且特定来说，涉及锁相回路锁定指示器。
背景技术
[0004] 锁相回路(PLL)
电路为产生输出
信号(其
相位相对于输入参考信号的相位为恒定)的反馈系统。除了
同步信号之外，锁相回路可产生
频率，所述频率为输入频率的倍数。
[0005] 举例来说，图1中展示典型的PLL电路100。PLL 100包含相位检测器(PFD)102、电荷
泵104、回路
滤波器106及VCO 108。相位检测器102将所述
输入信号与反馈信号作比较。PFD 102检测参考信号Fref与反馈信号之间的相位及频率中的差异并基于所述反馈频率滞后于还是领先于所述参考频率而产生“向上”U或“向下”D
控制信号。这些“向上”或“向下”控制信号分别确定VCO 108需要以较高还是较低频率操作。
[0006] PFD 102将这些“向上”及“向下”信号输出到
电荷泵104。如果电荷泵104接收到向上信号，那么将
电流驱动到回路滤波器106中。相反地，如果其接收到向下信号，那么从回路滤波器106汲取电流。
[0007] 回路滤波器106将这些信号转换为用以偏置VCO 108的控制
电压。基于所述控制电压，VCO 108以较高或较低的频率振荡，此影响反馈时钟的相位及频率。如果PFD 102产生向上信号，那么所述VCO频率增加。向下信号降低所述VCO频率。一旦所述参考时钟与所述反馈时钟具有相同的相位及频率，VCO 108就稳定下来。回路滤波器106通过从电荷泵消除短时脉冲波干扰(glitch)且防止电压过冲来过滤掉抖动。
[0008] 在一些实施方案中，在反馈路径中提供
分频器110。
负反馈迫使从相位检测器102输出的误差信号接近零。此刻，反馈分频器输出110及所述参考频率处于相位及频率锁定(即，对准)，PLL被认为处于锁定状态。
[0009] PLL电路常常用于集成处理器及微
控制器中以提供内部系统时钟。可使用外部或内部时钟确定组件(例如，晶体或RC(
电阻器-电容器)组件)。所述晶体可具有相对低的振荡频率且使用所述PLL电路以使此
基础频率加倍到用于提供内部高频率系统时钟的基础频率的倍数。然而，当电路通电时，PLL电路并非立即稳定。
[0010] 在一些应用中，希望了解PLL何时锁定(稳定)。根据常规的
锁定检测器，PLL经由使用计数器(一个在输入时钟上且一个在反馈时钟上)且检查所述两个计数器具有相同的计数来确定为锁定。然而，在许多情况中，漏掉一个计数对于锁定是十分宽松的准则；所要的锁定比其严格的多。
发明内容
[0011] 根据一些
实施例，提供电路以指示锁相回路(PLL)的
输出信号的划分缩小版本何时具有足够接近输入参考
时钟信号的频率的频率，其中所述电路评估PLL相频检测器(PFD)的输出信号以确立所述PLL被锁定到所述输入参考时钟的程度。
[0012] 在一些实施例中，所述电路将所述PFD向上加向下脉冲的持续时间与所述非向上加非向下脉冲的持续时间作比较。在一些实施例中，所述电路可操作以确立所述PFD向上加向下脉冲何时比所述非向上加非向下脉冲的特定分数小。在一些实施例中，通过所述电路中所使用的晶体管的大小来确立所述分数大小。在一些实施例中，通过数字输入(特定来说，通过编程)确立所述分数大小。在一些实施例中，所述电路具有由电流输入(其产生偏置电压)及被配置为电容器的一组CMOS晶体管所控制的响应速度。在一些实施例中，所述电路可操作以与任何CMOS技术一起使用，不管特征大小如何。在一些实施例中，电路可操作以与使用相频检测器的任何PLL架构一起使用以产生
加速及减速脉冲。在一些实施例中，所述电路可操作以促进使用PLL的系统芯片的启动时间缩短。在一些实施例中，所述电路可操作以检测PLL已失锁，借此改善系统安全性。
[0013] 根据实施例的锁相回路电路包含：第一相位检测电路，其具有第一向上及向下输出；第二相位检测电路，其具有第二向上及向下输出；及锁定电路，其经配置以接收所述第一向上及向下输出及所述第二向上及向下输出，且从所述第一向上及向下输出及所述第二向上及向下输出确定所述锁相回路锁定到参考时钟的程度。
[0014] 在一些实施例中，所述第一向上及向下输出为向上及向下脉冲且所述第二向上及向下输出为非向上及非向下脉冲。在一些实施例中，所述锁定电路经配置以将向上加向下脉冲的持续时间与所述非向上加非向下脉冲的持续时间作比较。在一些实施例中，当所述持续时间比所述参考时钟的预定分数小时所述锁定电路确定锁定已发生。在一些实施例中，所述分数的值根据以下确定：(Tvub+Tvdb)x(1+1xA0b+2xA1b+4xA2b)/8＝(Tvuu+Tvdn)x 8。在一些实施例中，所述锁相回路包含输入时钟周期计数器，所述输入时钟周期计数器经配置以阻止针对当准确度设定为高时的第一持续时间及当准确度设定为低时的第二较长持续时间指示锁定。
[0015] 根据实施例的用于锁相回路的锁定检测电路包含电路，所述电路经配置以从一或多个相位检测器接收第一向上及向下输出及第二向上及向下输出，且从所述第一向上及向下输出及所述第二向上及向下输出确定所述锁相回路被锁定到参考时钟的程度。在一些实施例中，所述第一向上及向下输出为向上及向下脉冲且所述第二向上及向下脉冲为非向上及非向下脉冲。在一些实施例中，所述电路经配置以将向上加向下脉冲的持续时间与所述非向上加非向下脉冲的持续时间作比较。在一些实施例中，当所述持续时间比所述参考时钟的预定分数小时所述电路确定锁定已发生。在一些实施例中，所述分数的值根据以下确定：(Tvub+Tvdb)x(1+1xA0b+2xA1b+4xA2b)/8＝(Tvuu+Tvdn)x 8。在一些实施例中，提供输入时钟周期计数器且所述输入时钟周期计数器经配置以阻止针对当准确度设定为高时的第一持续时间及当准确度设定为低时的第二较长持续时间指示锁定。
[0016] 根据实施例的用于确定锁相回路电路中已发生锁定的方法包含：将向上加向下脉冲的持续时间与非向上加非向下脉冲的持续时间作比较；以及当所述持续时间比参考时钟的预定分数小时确定锁定已发生。在一些实施例中，所述分数的值根据以下确定：(Tvub+Tvdb)x(1+1xA0b+2xA1b+4xA2b)/8＝(Tvuu+Tvdn)x 8。在一些实施例中，所述方法包含阻止针对当准确度设定为高时的第一持续时间及当准确度设定为低时的第二较长持续时间指示锁定。
[0017] 当结合以下描述及
附图考虑时，将更好了解及理解本发明的这些及其它方面。然而，应理解，当指示本发明的多种实施例及其众多特定细节时，以下描述以说明的方式(而非限制性的)给出。可在不背离本发明的精神的情况下在本发明的范围内做出许多替代、
修改、附加物及/或重新布置，且本发明包含所有此类替代、修改、附加物及/或重新布置。
附图说明
[0018] 附图形成本
说明书的一部分，且包含附图是为了描绘本发明的某些方面。应注意，图中所说明的特征并不一定按比例绘制。通过结合附图参考以下描述将获得对本发明及其优点的更完全理解，附图中相似的元件符号指示相似的特征，且其中：
[0019] 图1为典型的PLL电路的实例的
框图。
[0020] 图2说明实例时钟准确度准则。
[0021] 图3为根据实施例的包含向上/向下评估的实例PLL电路的框图。
[0022] 图4为根据实施例的示范性PLL电路的框图。
[0023] 图5为根据实施例的实例锁定电路的图。
[0024] 图6为根据实施例的计数器及锁定阻止电路的实例。
[0025] 图7为根据实施例的偏置产生器电路的实例。
[0026] 图8为根据实施例的锁定电路的实例框图。
[0027] 图9为根据实施例的具有偏置产生器的实例锁定电路。
具体实施方式
[0028] 参考在附图中所说明的且在以下描述中详细说明的示范性(且因此非限制)实施例更全面地解释本发明及多种特征及其有利细节。然而，应理解，尽管详细的描述及特定实例指示优选的实施例，但仅通过说明的方式而非限制的方式给定所述详细的描述及特定实例。可省略对已知编程技术、计算机
软件、
硬件、操作平台及协议的描述不致不必要地模糊本发明的细节。所属领域的技术人员从本发明将了解基本发明性概念的精神及/或范围内的多种替代、修改、附加物及/或重新布置。
[0029] 根据多种实施例，在PLL电路中提供输出信号以指示输出时钟在目标频率处的到达及
稳定性。因此，根据多种实施例，可提供电路以检测及指示锁相回路何时已达到目标频率。此不需要系统运用计数器(其必须设定到比实际PLL稳定时间更长的持续时间且通过另一
振荡器计时)。此有效地使所述系统达到高性能操作所需的时间最小化且提供优于常规装置的改进。
[0030] 根据多种实施例，确定何时使用锁相回路(PLL)产生的时钟为足够“好”的；即，何时所产生的时钟足够稳定且足够接近于输入时钟的目标倍数。稳定性及容差准则取决于将如何使用所述时钟。
[0031] 参考图2展示实例时钟准确度准则。特定来说，图2中展示时钟周期相对于时间的曲线图。在所述时钟周期的变化达到超过最终变异的特定
阈值时，所述电路被认为是锁定的。
[0032] 根据多种实施例，可提供电路以评估锁相回路(PLL)电路的输出频率与目标输出频率的匹配程度。此可通过评估所述PLL的相频检测器(PFD)的输出信号来完成，使得(加速)向上及(减速)向下信号的大小与相对PFD信号(非加速及非减速)作比较，且接着评估比率何时足够小。此方法为评定时钟抖动及噪声何时足够小的方式。
[0033] 图3为示意性说明根据实施例的具有锁定检测系统的PLL电路的简化图。特定来说，系统300包含PLL 302、用于向上/向下评估的锁定电路305(如将在以下更详细解释)及滤波器306。如将在以下更详细解释，锁定电路305从PFD 302接收准确度及响应度控制输入及向上及向下信号。
[0034] 图4为更详细说明包含锁定检测的示范性PLL电路400的图。电路400可为图3的电路300的实施例。特定来说，图4说明大体上类似于图1的锁相回路电路400，但包含第一及第二PFD电路(例如，第一及第二PFD模
块402a、402b)以及锁定电路405。因此，在电路400中，将PFD模块402a的输出提供到电荷泵404且接着到回路滤波器405，将回路滤波器405的输出提供到VCO 408。可再次在反馈路径中提供分频器410。如将在下文更详细解释，在锁定电路405中将PFD模块402a的向上-向下输出U1、D1与PFD模块402b的向上-向下输出U2、D2作比较以评定所述锁定。
[0035] 图5更详细说明示范性锁定电路405。电路405包含锁定比较模块502、准确度模块504且可包含滤波器506、
迟滞模块508及输出
缓冲器510。
[0036] 一般来说，所述电路允许设定准确度值且接收PFD模块402a(vub、vdb)及PFD模块402b(vuu、vdn)的输出作为输入。这些输出经OR运算且进行比较。即，vuu+vdn与vub+vdb相比较来评定锁定。
[0037] 当所述向上/向下脉冲(vub、vdb)的持续时间比所述输入时钟周期的小分数小(当vuu+vdn比vub+vdb的小分数小时发生)时发生锁定。
[0038] 所述电路具有由电流输入模块502、504(其产生受控电流)及被配置为电容器的CMOS晶体管511所控制的响应速度。此设定触发锁定信号的迟滞比较器508的偏置电压。
[0039] 在一些实施例中，使用准确度<2:0>输入设定此分数。
[0040] 举例来说，在一些实施例中，此分数为(8-准确度)/128。所以如果准确度为六，那么分数为1/64；即，对于4MHz输入，所述向上/向下脉冲的平均持续时间可为3.9ns。如以下将更详细解释，使用所述准确度输入来调整锁定检测器的灵敏度。
[0041] 以下方程式适用：
[0042] (Tvub+Tvdb)x(1+1xA0b+2xA1b+4xA2b)/8＝(Tvuu+Tvdn)x 8 (1)
[0043] (Tvub+Tvdb)x(8-准确度)/8＝(Tvuu+Tvdn)x 8 (2)
[0044] (Tvub+Tvdb)x(8-准确度)/64＝Tvuu+Tvdn (3)
[0045] 即，当所述分数持续时间匹配时确定所述PLL被锁定。特定来说，使用图5的级联
电流镜(模块504)的晶体管来实施方程式1。在模块502中根据8:1比率供应1:1、1:2、1:4的电流。当准确度位A0、A1及A2为(111)时，那么左侧的值等于(Tvub+Tvdb)x(1+1+2+4)/8＝Tvub+Tvdb。当所述位关闭(000)时，那么结果为(Tvub+Tvdb)x 1/8。总电流的八分之一将流入到花费更长时间充电的滤波器电容器中。
[0046] 如所说明，电路405接收vub、vdb输入(即，来自PFD模块402a(图4)的U1、D1输入)及所述vuu及vdn输入(即，来自PFD2模块402b(图4)的U2、D2输入)。使用电路502将所述输出vub+vdb与vuu+vdn作比较以实施如准确度电路504所设定的方程式3。
[0047] 使用电路512来实施方程式(1)的被乘数(1+1xA0b+2xA1b+4xA2b)/8。可提供额外的滤波器506、迟滞器508及缓冲器510。在所说明的实施例中，锁定输出占用指示锁定的值。
[0048] 所述滤波器(模块506)的输出为
模拟信号。将此信号施加到迟滞比较器508之后，获得指示所述PLL电路的状态的数字锁定信号lockon。在一些实施例中，迟滞比较器508具有设定仅高于1V的触发电平(举例来说，约为晶体管的阈值电压的1.5倍)。
[0049] 在电压噪声系统中，所述PLL将试图校正随后的周期噪声，且如果准确度设定得太高，那么此可导致锁定电路指示已失锁。换句话说，由于锁定检测器为评估PLL抖动加频率噪声足够低的电路，所以进入VCO的电压噪声可导致足以使锁定检测器认为PLL未锁定的频率变化。为了在此区域中的灵活性，可提供准确度输入以允许使得锁定检测器不如此灵敏。
[0050] 特定来说，当准确度(即，倍增因数A)设定为低时，在PLL下降到达到锁定时可获得一些错误的锁定指示。然而，当倍增因数为高且到PFD的反馈较慢时，内部模拟锁定信号可为“
波动的”，即，在过渡时上下移动，导致不适当的锁定指示。
[0051] 更特定来说，如上文所论述，为了使锁定检测发生，将所述相位检测器输出的脉冲宽度进行比较且当此值比PLL输入时钟(Fref)的特定分数小时，所述电路为“锁定”。确定所述分数的值的方程式为：
[0052] (Tvub+Tvdb)x(1+1xA0b+2xA1b+4xA2b)/8＝(Tvuu+Tvdn)x 8
[0053] A0、A1及A2为准确度设
定位。对于4MHz的输入时钟，当所有位都打开时(111)时，那么所述向上及向下脉冲宽度应小于3.9ns以便PLL的锁定发生。如果准确度设定太低(000)，那么由于抖动及频率噪声可发生错误PLL锁定检测。
[0054] 根据多种实施例，为了克服此问题，可提供输入时钟周期计数器以阻止针对当准确度设定为高时的第一持续时间及当准确度设定为低时的第二较长持续时间指示锁定。在一些实施例中，当准确度设定为高时，阻止锁定持续64个时钟周期，当准确度设定为低时，阻止锁定持续128个时钟周期。
[0055] 如图6中所展示，可将所述计数器实施为四位纹波计数器602。特定来说，纹波计数器602包含级604、606、608、610且接收rccklin及reset以及vdd16rc及vssrc作为输入。所述电路进一步接收acc2准确度信号及locka信号作为输入。使用D触发器604(在数据＝1的复位/时钟模式中)提供阻止信号。使用准确度信号acc2的最高有效位(MSB)(A)来选择使用哪个计数来阻止锁定信号。
[0056] 图6中的电路601在输入处比较两个锁定信号，由图5中的电路所产生的模拟locka及内建纹波计数器602的输出信号。在所说明的实施例中，纹波计数器602将基于准确度设定的MSB(最高有效位)位A2产生数字锁定信号。在一些实施例中，如果将此位设定为“1”，那么将在输入时钟Fref除以128之后产生信号，且如果将其设定为“0”那么将在所述时钟除以256之后产生所述信号。另外，信号bypassctr(bypo88ctr)允许用户决定他是否想使用所述内建计数器，在此情况中，仅所述模拟信号locka将确定所述PLL的锁定状态。
[0057] 现在转到图7，一些实施例可提供偏置产生器700以针对内部PLL子模块电荷泵404及锁定检测405提供电流。在所说明的实施例中，所述偏置产生器包含：
启动电路，其在左侧上；NMOS级联自偏置产生器，其使用I36
电阻器及#2a、#2b晶体管；以及PMOS级联电流镜#1a、#1b，其在右侧上以产生输出电流vnbias及vnbiasio。这些输出电流具有相同的晶体管比率因此具有相同的值。自偏置电流产生器为双稳态且因此需要启动电路以保证在所要模式中的操作。电阻器I37提供输出PMOS级联镜所需要的偏置电压。另外，在所说明的实施例中，所述电路具有两个互补电源切断信号pdwnhd及pdwnh以允许当未使用PLL时完全关闭此模块以使芯片的备用电流消耗最小化。
[0058] 图8更详细地说明根据实施例的锁相回路。如所展示，锁相回路800包含PFD1802a、PFD2802b、锁定电路805、纹波计数器806、电荷泵及滤波器804、VCO 808、分频器810以及偏置产生器814及可用以绕开或关闭偏置产生器814的额外电路812。
[0059] 最后，图9说明所述锁定电路的另一实施方案，其展示用于所述偏置产生器的额外电流源配置。
[0060] 尽管已参考本发明的特定实施例描述本发明，但这些实施例仅为说明性的且不限制本发明。本文中对本发明的所说明的实施例的描述(包含说明书
摘要及发明内容的描述)不希望为详尽的或将本发明限制于本文所揭示的精确形式(且特定来说，说明书摘要及发明内容内包含任何的特定实施例、特征或功能不希望将本发明的范围限制于此类实施例、特征或功能)。实际上，所述描述希望在不将本发明限制于任何特定描述的实施例、特性或功能(包含说明书摘要或发明内容中描述的任何此类实施例、特征或功能)的情况下描述说明性实施例、特征及功能以便向所属领域的一般技术人员提供上下文以理解本发明。
[0061] 相关领域的相关技术人员将认识及了解，尽管本文仅出于说明的目的描述本发明的特定实施例及实例，但在本发明的精神及范围内的多种等效修改是可能的。如所指示，可鉴于本发明的所说明的实施例的前述描述对本发明做出这些修改，且所述修改包含于本发明的精神及范围内。因此，尽管已参考本发明的特定实施例描述本发明，但希望在前述揭示内容中做出各种修改、多种改变及替代，且应了解，在某些例子中，将在不背离如所陈述的本发明的范围及精神的情况下运用本发明的实施例的一些特征而不对应使用其它特征。因此，可做出许多修改以使特定情况或材料适用于本发明的本质范围及精神。
[0062] 贯穿本说明书对“一个实施例”、“实施例”或“特定实施例”或类似术语的引用意味着结合实施例所描述的特定特征、结构或特性包含于至少一个实施例中且并不一定存在于在所有实施例中。因此，贯穿本说明书的多个地方分别出现的短语“在一个实施例中”、“在实施例中”或“在特定实施例中”或类似术语并不一定都指代相同的实施例。此外，可以任何合适的方式将任何特定实施例的特定特征、结构或特性与一或多个其它实施例组合。应理解，鉴于本文的教示本文所描述及说明的实施例的其它变化及修改为可能的，且所述其它变化及修改被认为是本发明的精神及范围的部分。
[0063] 在本文的描述中，提供众多特定细节(例如组件及/或方法的实例)以提供对本发明的实施例的全面理解。然而，相关领域的技术人员将认识到，可无需使用一或多个特定细节或使用其它设备、系统、组合件、方法、组件、材料、零件及/或类似物来实践实施例。在其它情况中，未明确展示或详细描述众所周知的结构、组件、系统、材料或操作以避免使本发明的实施例的方面模糊。尽管可通过使用特定实施例说明本发明，但此并非且并不将本发明限制于任何特定实施例，且所属领域的一般技术人员将认识到，可容易地理解额外实施例且其为本发明的一部分。
[0064] 如本文所使用，术语“包括”、“包含”、“具有”或其任何其它变化希望涵盖非排它包含。举例来说，包括元件列表的过程、产品、物品或设备并不一定仅限于这些元件而可包含未明确列出或此类过程、过程、物品或设备固有的其它元件。
[0065] 此外，本文所使用的术语“或”一般希望表示“及/或”，除非另外指示。举例来说，条件A或B由以下任何一者满足：A为真(或存在)及B为假(或不存在)，A为假(或不存在)及B为真(或存在)，且A及B两者都为真(或存在)。如本文(包含所附
权利要求书)所使用，由“一”开头的术语(及当前置基础为“一”时的“所述”)包含此类术语的单数及复数两者，除非在权利要求中另外清楚地指示(即，引用“一”清楚地指示仅单数或仅复数)。而且，如本文的描述中及贯穿所附权利要求书所使用的“在……中”的意义包含“在……中”及“在……上”，除非上下文另外清楚地指示。
[0066] 应了解，依据特定应用，还可以更独立或集成的方式实施图示/图中所描绘的一或多个元件，或甚至在特定情况中将所述一或多个元件移除或致使其不可操作。另外，图示/图中的任何信号箭头仅应被认为是示范性的而非限制性的，除非另外明确注释。
