【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はマイクロコンピュータ等に内蔵されアナログ信号をデジタル信号に変換するアナログデジタル変換装置に関するものである。

【０００２】

【従来の技術】図２は従来の逐次比較近似型のアナログデジタル変換装置の構成を示すブロック図である。 図２
において、７はアナログ電圧入力線９により入力されたアナログ信号の電圧と参照電圧線６の参照電圧との大小を比較するコンパレータ、８はコンパレータ７の比較結果をデジタル信号として逐次格納する逐次近似レジスタ、３は電源電圧線２の電源電圧と基準電圧線１の基準電圧との電位差による電圧である供給電圧を所定電圧に分割する分割用抵抗としてのラダー抵抗、４はラダー抵抗３により分割された分割電圧を逐次近似レジスタ８の出力に従ってコンパレータ７への参照電圧として与える参照電圧供給手段としてのスイッチツリー、５はスイッチツリー４及びラダー抵抗３から成る参照電圧作成手段としてのデジタルアナログ変換部である。 なお、上記電源電圧は接地された場合は０Ｖとなる。

【０００３】次に動作について説明する。 アナログデジタル変換を開始すると、まず逐次近似レジスタ８の内容は「００（１６進）」に設定される。 その後、この逐次近似レジスタ８の最上位ビットに「１」が設定される。
次に、この逐次近似レジスタ８の値に従って、ラダー抵抗３及びスイッチツリー４から成るデジタルアナログ変換部５において電源電圧線２から入力される電源電圧と、基準電圧線１から入力される基準電圧との間の電圧幅（供給電圧）を抵抗分割して得られる参照電圧が参照電圧線６を介してコンパレータ７に入力される。 コンパレータ７は、その参照電圧とアナログ電圧入力線９から入力されるアナログ信号の電圧と大小比較を行ない、アナログ信号の電圧の方が参照電圧より小さければ逐次近似レジスタ８の最上位ビットに「０」が設定され、アナログ信号の電圧が参照電圧以上であれば逐次近似レジスタ８の最上位ビットは「１」のままになる。 そして、その最上位ビットの次のビットに「１」を設定し、この逐次近似レジスタ８の値により得られる参照電圧と入力されたアナログ信号の電圧との比較をコンパレータ７で行ない、比較結果を逐次近似レジスタ８に設定し、その次のビットに「１」を設定する。 以下同様に上記動作を繰り返し、最下位ビットまで比較を実行しアナログデジタル変換を終了する。 この時の逐次近似レジスタ８の値が入力アナログ信号をデジタル信号に変換した結果のデジタル値になる。

【０００４】

【発明が解決しようとする課題】従来のアナログデジタル変換装置は以上のように構成されているので、アナログデジタル変換の実行可能なデータのビット長は逐次近似レジスタのビット長しか取れず、これによりアナログデジタル変換データの拡大やアナログデジタル変換の精度を更に向上させることができないという問題点があった。

【０００５】この発明は上記のような問題点を解決するためになされたもので、アナログデジタル変換データの内容拡大やアナログデジタル変換精度の向上を図れるアナログデジタル変換装置を得ることを目的とする。

【０００６】

【課題を解決するための手段】この発明に係るアナログデジタル変換装置は、コンパレータ７と逐次近似レジスタ８と参照電圧作成手段（デジタルアナログ変換部５）
を備えるとともに、入力されたアナログ信号の電圧を必要に応じて増幅するアナログ電圧増幅回路２０と、このアナログ電圧増幅回路２０のアナログ電圧増幅率を任意に設定する増幅率設定手段（増幅率設定レジスタ１５）
と、アナログ電圧増幅回路２０からの増幅アナログ信号の電圧を必要に応じて変圧しコンパレータ７に供給するアナログ電圧変圧手段（アナログ電圧変圧装置１１）
と、このアナログ電圧手段によるアナログ電圧の変圧域を任意に設定する変圧域設定手段（変圧域設定回路１
３）とを備えたものである。

【０００７】また、この発明に係るアナログデジタル変換装置は、更に、逐次近似レジスタ８の値を加算する加算器１９と、この加算結果を最終のアナログデジタル変換値として格納するアナログデジタル変換結果レジスタ１８とを備えたものである。

【０００８】

【作用】入力されたアナログ信号の電圧は、増幅率設定手段（増幅率設定レジスタ１５）で設定された増幅率のアナログ電圧増幅回路２０に与えられ増幅される。 この増幅されたアナログ信号の電圧は変圧域設定手段（変圧域設定回路１３）で設定された変圧域のアナログ電圧変圧手段（アナログ電圧変圧装置１１）に与えられ変圧される。 このアナログ電圧変圧手段から出力されるアナログ信号の電圧は、アナログ電圧増幅回路２０で増幅されたアナログ信号の電圧から変圧域設定手段で設定された変圧域設定電圧を差し引いた電圧となり、コンパレータ７に与えられる。 コンパレータ７ではアナログ電圧変圧手段からのアナログ信号の電圧を参照電圧と比較し、この比較結果を逐次近似レジスタ８に格納していき、入力アナログ信号をデジタル信号に変換する。

【０００９】更に、逐次近似レジスタ８の値は加算器１
９で加算され、この加算結果はアナログデジタル変換結果レジスタ１８に格納される。

【００１０】

【実施例】実施例１． 図１はこの発明の一実施例に係るアナログデジタル変換装置の構成を示すブロック図である。 図１において、図２に示す構成要素に対応するものには同一の符号を付し、その説明を省略する。 図１において、２０はアナログ電圧入力線９から入力されたアナログ信号の電圧を必要に応じて増幅するアナログ電圧増幅回路、１５はアナログ電圧増幅回路２０のアナログ電圧増幅率を任意に設定する増幅率設定手段としての増幅率設定レジスタ、１６は増幅率設定レジスタ１５にアナログ電圧増幅率を設定するための増幅率設定線、１７は増幅率設定レジスタ１５で設定されたアナログ電圧増幅率をアナログ電圧増幅回路２０に入力するための増幅率入力線、１１はアナログ電圧増幅回路２０からの増幅アナログ信号をアナログ電圧線１０を介して入力し必要に応じて変圧しコンパレータ７に供給するアナログ電圧変圧手段としてのアナログ電圧変圧装置、１３はアナログ電圧変圧装置１１によるアナログ電圧の変圧域を変圧域設定電圧線１２を介して任意に設定する変圧域設定手段としての変圧域設定回路である。 また、１９は逐次近似レジスタ８の値を加算する加算器、１８は加算器１９の加算結果を最終のアナログデジタル変換値として格納するアナログデジタル変換結果レジスタ（Ａ‐Ｄ変換結果レジスタ）である。

【００１１】次に動作について説明する。 図１において、図２の従来例と同等部分は同一の動作を行なうので、その説明は省略する。 以下、この実施例の特徴とする動作について説明する。 アナログデジタル変換結果のデジタルデータの最下位ビット（ＬＳＢ）を内容的に狭くしたい場合、または逐次近似レジスタ８のビット長よりも変換結果のデジタルデータのビット長を多く取りたい場合がある。 前者の場合は従来例では基準電圧線１に与えられる基準電圧を小さくするしかなく、この時にはアナログデジタル変換する電圧範囲が狭くなるが、本実施例では電圧範囲を拡大することができる。 また、後者の場合は従来例では構成上、不可能であるが、本実施例においては、実現することができる。

【００１２】上記前者及び後者の場合を実現する動作を説明する。 アナログ電圧増幅回路２０は、複数の増幅率設定線１６のうち１本の増幅率設定線により設定された増幅率設定レジスタ１５のアナログ電圧増幅率でアナログ電圧入力線９から入力されたアナログ信号の電圧を増幅する。 アナログ電圧変圧装置１１は、その増幅されたアナログ信号の電圧から変圧域設定回路１３で設定された変圧域設定電圧を差し引いた電圧をアナログデジタル変換すべきアナログ信号の電圧としてコンパレータ７に与える。 これ以降のアナログデジタル変換の動作は従来例と同じであるが、本実施例では入力アナログ信号の任意の電圧範囲をアナログデジタル変換したことになる。

【００１３】例えば、基準電圧線１の基準電圧を１Ｖ、
電源電圧線２の電源電圧を０Ｖ、逐次近似レジスタ８を８ビット構成とし、アナログ電圧増幅回路２０の増幅率を１倍として、アナログデジタル変換を実行する場合を考える。 入力するアナログ信号の電圧範囲が例えば０〜
５Ｖあるが、基準電圧は上記のように設定した１Ｖである。 アナログ電圧変圧装置１１の変圧域を０Ｖ，１Ｖ，
２Ｖ，３Ｖ，４Ｖとすると、変圧域が０Ｖの時は入力アナログ信号電圧が０〜１Ｖの範囲を、変圧域が４Ｖの時は入力アナログ信号の電圧が４〜５Ｖの範囲をアナログデジタル変換する。 このように設定された変圧域にそれぞれ対応してアナログデジタル変換されたデジタル値は逐次近似レジスタ８に格納され、この逐次近似レジスタ８のデジタル値は加算器１９により加算され、この加算結果は最終結果としてアナログデジタル変換結果レジスタ１８に格納される。

【００１４】このようにして入力アナログ信号電圧の全範囲のアナログデジタル変換が終了すると、アナログデジタル変換データの範囲は例えば、２５６×５＝１２８
０となり、８ビットの逐次近似レジスタ８で１１ビットのアナログデジタル変換データを得たことに相当する。
なお、上記「２５６」はラダー抵抗３に供給される電圧（供給電圧）の分割数、即ち参照電圧の最大変化可能回数であり、上記「５」はアナログ電圧変圧装置１１の変圧域の数である。 従って、上記１２８０は参照電圧の見かけ上の最大変化可能回数と考えられる。 これにより、
アナログデジタル変換精度が向上する。 また、上記実施例は従来のアナログデジタル変換機能ブロックに図１に示す新たな構成ブロックを追加するだけでよいので、従来装置を生かして構成できる。

【００１５】以上のような動作により、アナログデジタル変換結果のデジタルデータの最下位ビットを内容的に狭くしたい場合や、逐次近似レジスタ８のビット長よりも変換結果のデジタルデータのビット長を多く取りたい場合に対処することができる。

【００１６】実施例２． なお、上記実施例における変圧域設定回路１３は、電圧を可変で出力できる回路、例えばデジタルアナログ変換器やスイッチング回路による変圧回路で実現してもよく、この場合も上記実施例と同様な効果が得られる。

【００１７】実施例３． また、上記実施例では入力アナログ信号の電圧の取り得る範囲全域のアナログデジタル変換を実行した場合について説明したが、変圧幅や参照電圧などの設定操作により、局部的にアナログデジタル変換を実行する場合でもよく、この場合も上記実施例と同様にアナログデジタル変換の精度を向上させることができる。

【００１８】

【発明の効果】以上のように本発明によれば、入力されたアナログ信号の電圧を必要に応じて増幅するアナログ電圧増幅回路と、このアナログ電圧増幅回路のアナログ電圧増幅率を任意に設定する増幅率設定手段と、アナログ電圧増幅回路からの増幅アナログ信号の電圧を必要に応じて変圧しコンパレータに供給するアナログ電圧変圧手段と、このアナログ電圧変圧手段によるアナログ電圧の変圧域を任意に設定する変圧域設定手段とを備えて構成したので、コンパレータに入力されるアナログ信号の電圧を任意に増幅や変圧ができ、これによりアナログデジタル変換データの拡大やアナログデジタル変換精度の向上を図れるという効果が得られる。 即ち、コンパレータの比較結果を逐次格納する逐次近似レジスタのビット長以上のデジタルデータが得られ、変換されたデジタルデータの内容が詳細になる。 また、本発明によれば、更に加算器及びアナログデジタル変換結果レジスタを設けたので、逐次近似レジスタのビット長以上のアナログデジタル変換データを容易に確保でき、上記効果を達成するのに大変役立つ。

【図面の簡単な説明】

【図１】この発明の一実施例に係るアナログデジタル変換装置の構成を示すブロック図である。

【図２】従来のアナログデジタル変換装置の構成を示すブロック図である。

【符号の説明】

５ デジタルアナログ変換部（参照電圧作成手段） ７ コンパレータ ８ 逐次近似レジスタ １１ アナログ電圧変圧装置（アナログ電圧変圧手段） １３ 変圧域設定回路（変圧域設定手段） １５ 増幅率設定レジスタ（増幅率設定手段） ２０ アナログ電圧増幅回路