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一种逐次比较型AD转换器

阅读：412发布：2020-05-14

专利汇可以提供一种逐次比较型AD转换器专利检索，专利查询，专利分析的服务。并且本发明公开了一种逐次比较型AD转换器，涉及A/D转换器技术领域，具体为模拟比较器、D/A转换器、逐次比较寄存器和移位(左移)寄存器，所述模拟比较器多组并联构成模拟比较器组，所述D/A转换器的输出端分别连接导线到各个模拟比较器的输入端，所述逐次比较寄存器的输出端与D/A转换器的输入端相连，所述移位(左移)寄存器的输出端与逐次比较寄存器的输入端相连，且移位(左移)寄存器的输入端连接到启动脉冲电路。该逐次比较型AD转换器，用一个寄存器从高位到低位依次开始逐位试探比较，转换速度快，在实际中可被广泛使用，且逐次比较型A/D转换器完成一次转换所需时间与其位数和时钟脉冲频率有关，位数愈少，时钟频率越高，转换所需时间越短。，下面是一种逐次比较型AD转换器专利的具体信息内容。

权利要求

1.一种逐次比较型AD转换器，包括模拟比较器、D/A转换器、逐次比较寄存器和移位(左移)寄存器，其特征在于：所述模拟比较器多组并联构成模拟比较器组，所述D/A转换器的输出端分别连接导线到各个模拟比较器的输入端，所述逐次比较寄存器的输出端与D/A转换器的输入端相连，所述移位(左移)寄存器的输出端与逐次比较寄存器的输入端相连，且移位(左移)寄存器的输入端连接到启动脉冲电路。
2.根据权利要求1所述的一种逐次比较型AD转换器，其特征在于：所述该逐次比较型AD转换器的转换过程如下：
①开始时逐次比较寄存器先清零；
②转换时，先将最高位置1，送D/A转换器转换，转换结果(VREF/2)与输入的模拟量比较，如果转换的模拟量比输入的模拟量小，则1保留，如果转换的模拟量比输入的模拟量大，则A/D结果的最高位确定为0；
③然后从第二位依次重复上述过程直至最低位，最后逐次比较寄存器中的内容就是输入模拟量对应的数字量。
3.根据权利要求2所述的一种逐次比较型AD转换器，其特征在于：一个M位的逐次逼近型A/D转换器转换只需要比较M次，转换时间只取决于位数和时钟周期。
4.根据权利要求1所述的一种逐次比较型AD转换器，其特征在于：当有8位A/D转换时，8位分辨率需要9位移位(左移)寄存器，且该9位移位(左移)寄存器可进行异步并行装载预置和串入/串出操作。
5.根据权利要求4所述的一种逐次比较型AD转换器，其特征在于：所述移位(左移)寄存器中，当为低电平时，致使B[8:0]异步装载000000001；当为高电平时，当移位(左移)寄存器的CLK引脚上升沿为移位时钟，数据向高位移动，其中DI为高位串行输入。
6.根据权利要求5所述的一种逐次比较型AD转换器，其特征在于：所述逐次比较寄存器由DF7到DF0共8个D边沿触发器组成，数字量从D7-D0输出。
7.根据权利要求6所述的一种逐次比较型AD转换器，其特征在于：在启动脉冲的低电平使DF0-DF7异步置1，B8为0，或门G开启，移位寄存器的移位时钟使能，逐次比较型A/D转换器进入到转换时间。
8.根据权利要求7所述的一种逐次比较型AD转换器，其特征在于：启动脉冲的低电平使DF7-DF0都被异步置1，B[8:0]被置初值000000001B，或门G处于开门状态，D/A转换器的D7输入1，D6-D0输入都为0。
此时，D/A转换器将输入数字量10000000B转换为VREF/2输出V0，并与输入Vi比较，若Vi>V0，则比较器输出Vc为1，表示Vi>VREF/2；否则为0，表示Vi比较输出结果与DF7-DF0的8个输入端D7-D0相连。
9.根据权利要求8所述的一种逐次比较型AD转换器，其特征在于：第一个CP脉冲到来后，B1被移入1，B1的正跳变作用到DF7的时钟端，使第一次的比较结果保存到Q7，且D/A转换器的D7＝Q7。
B1变为1促使Q6变1，即D/A转换器的D6输入变为1，从而建立了新的D/A转换器的数据，输入电压再与此时刻的D/A转换器输出电压进行比较，比较结果在第二个时钟脉冲作用下保存于Q6中……如此进行，直到B8由0变为1，LSB位的比较结果锁存入Q0，EOC变高，或门G被封锁，转换完成。
此时，输入到D/A转换器的D7-D0即为转换结果。

说明书全文

一种逐次比较型AD转换器

技术领域

[0001] 本发明涉及A/D转换器技术领域，具体为一种逐次比较型AD转换器。

背景技术

[0002] 模数转换器即A/D转换器，或简称ADC，通常是指一个将模拟信号转变为数字信号的电子元件，通常的模数转换器是将一个输入电压信号转换为一个输出的数字信号，由于数字信号本身不具有实际意义，仅仅表示一个相对大小，故任何一个模数转换器都需要一个参考模拟量作为转换的标准，比较常见的参考标准为最大的可转换信号大小。

[0003] 逐次逼近型A/D转换器是目前应用较广的模/数转换器，其基本原理为将来自传感器的模拟输入信号UIN与推测信号Ui相比较，根据Ui大于还是小于UIN来决定增大还是减小该推测信号Ui，以便向模拟输入信号UIN逼近。

[0004] 而现有的逐次比较型A/D转换器不适合对多个与时间无关的信号进行A/D转换，无法随时开始，使用不够经济，且转换不够快速，转换过程不够稳定，性能不佳，为此，我们推出一种逐次比较型AD转换器。

发明内容

[0005] 针对现有技术的不足，本发明提供了一种逐次比较型AD转换器，解决了上述背景技术中提出的问题。

[0006] 为实现以上目的，本发明通过以下技术方案予以实现：一种逐次比较型AD转换器，包括模拟比较器、D/A转换器、逐次比较寄存器和移位(左移)寄存器，所述模拟比较器多组并联构成模拟比较器组，所述D/A转换器的输出端分别连接导线到各个模拟比较器的输入端，所述逐次比较寄存器的输出端与D/A转换器的输入端相连，所述移位(左移)寄存器的输出端与逐次比较寄存器的输入端相连，且移位(左移)寄存器的输入端连接到启动脉冲电路。

[0007] 可选的，所述该逐次比较型AD转换器的转换过程如下：

[0008] ①开始时逐次比较寄存器先清零；

[0009] ②转换时，先将最高位置1，送D/A转换器转换，转换结果(VREF/2)与输入的模拟量比较，如果转换的模拟量比输入的模拟量小，则1保留，如果转换的模拟量比输入的模拟量大，则A/D结果的最高位确定为0；

[0010] ③然后从第二位依次重复上述过程直至最低位，最后逐次比较寄存器中的内容就是输入模拟量对应的数字量。

[0011] 可选的，一个M位的逐次逼近型A/D转换器转换只需要比较M次，转换时间只取决于位数和时钟周期。

[0012] 可选的，当有8位A/D转换时，8位分辨率需要9位移位(左移)寄存器，且该9位移位(左移)寄存器可进行异步并行装载预置和串入/串出操作。

[0013] 可选的，所述移位(左移)寄存器中，当为低电平时，致使B[8:0]异步装载000000001；当为高电平时，当移位(左移)寄存器的CLK引脚上升沿为移位时钟，数据向高位移动，其中DI为高位串行输入。

[0014] 可选的，所述逐次比较寄存器由DF7到DF0共8个D边沿触发器组成，数字量从D7-D0输出。

[0015] 可选的，在启动脉冲的低电平使DF0-DF7异步置1，B8为0，或门G开启，移位寄存器的移位时钟使能，逐次比较型A/D转换器进入到转换时间。

[0016] 可选的，启动脉冲的低电平使DF7-DF0都被异步置1，B[8:0]被置初值000000001B，或门G处于开门状态，D/A转换器的D7输入1，D6-D0输入都为0。

[0017] 此时，D/A转换器将输入数字量10000000B转换为VREF/2输出V0，并与输入Vi比较，若Vi>V0，则比较器输出Vc为1，表示Vi>VREF/2；否则为0，表示Vi

[0018] 比较输出结果与DF7-DF0的8个输入端D7-D0相连。

[0019] 可选的，第一个CP脉冲到来后，B1被移入1，B1的正跳变作用到DF7的时钟端，使第一次的比较结果保存到Q7，且D/A转换器的D7＝Q7。

[0020] B1变为1促使Q6变1，即D/A转换器的D6输入变为1，从而建立了新的D/A转换器的数据，输入电压再与此时刻的D/A转换器输出电压进行比较，比较结果在第二个时钟脉冲作用下保存于Q6中……如此进行，直到B8由0变为1，LSB位的比较结果锁存入Q0，EOC变高，或门G被封锁，转换完成。

[0021] 此时，输入到D/A转换器的D7-D0即为转换结果。

[0022] 本发明提供了一种逐次比较型AD转换器，具备以下有益效果：该逐次比较型AD转换器，用一个寄存器从高位到低位依次开始逐位试探比较，转换速度快，在实际中可被广泛使用，且逐次比较型A/D转换器完成一次转换所需时间与其位数和时钟脉冲频率有关，位数愈少，时钟频率越高，转换所需时间越短；该逐次比较型A/D转换器的另一个优点是，可以随时开始，也可以根据需要工作在不同的采用率，所以其功耗随采样率的变化而变化，只在需要工作的时候才消耗功耗，使用起来很经济，而也正是这个特点使其非常适合对多个与时间无关的信号进行A/D转换。附图说明

[0023] 图1为本发明结构原理示意图。

具体实施方式

[0024] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。

[0025] 请参阅图1，本发明提供一种技术方案：一种逐次比较型AD转换器，包括模拟比较器、D/A转换器、逐次比较寄存器和移位(左移)寄存器，模拟比较器多组并联构成模拟比较器组，D/A转换器的输出端分别连接导线到各个模拟比较器的输入端，模拟比较器的多组并联，使得能够对外传出多组模拟数据，且在某一个模拟比较器发生故障时，该逐次比较型AD转换器仍然能够顺利和稳定地完成转换工作，模拟比较器的多组并联设计，提高了该逐次比较型AD转换器的使用性能和稳定性能，逐次比较寄存器的输出端与D/A转换器的输入端相连，移位(左移)寄存器的输出端与逐次比较寄存器的输入端相连，且移位(左移)寄存器的输入端连接到启动脉冲电路；

[0026] 该逐次比较型AD转换器的转换过程如下：

[0027] ①开始时逐次比较寄存器先清零；

[0028] ②转换时，先将最高位置1，送D/A转换器转换，转换结果(VREF/2)与输入的模拟量比较，如果转换的模拟量比输入的模拟量小，则1保留，如果转换的模拟量比输入的模拟量大，则A/D结果的最高位确定为0；

[0029] ③然后从第二位依次重复上述过程直至最低位，最后逐次比较寄存器中的内容就是输入模拟量对应的数字量；

[0030] 进一步地，一个M位的逐次逼近型A/D转换器转换只需要比较M次，转换时间只取决于位数和时钟周期；

[0031] 进一步地，当有8位A/D转换时，8位分辨率需要9位移位(左移)寄存器，且该9位移位(左移)寄存器可进行异步并行装载预置和串入/串出操作；

[0032] 进一步地，移位(左移)寄存器中，当为低电平时，致使B[8:0]异步装载000000001；当为高电平时，当移位(左移)寄存器的CLK引脚上升沿为移位时钟，数据向高位移动，其中DI为高位串行输入；

[0033] 进一步地，逐次比较寄存器由DF7到DF0共8个D边沿触发器组成，数字量从D7-D0输出；

[0034] 进一步地，在启动脉冲的低电平使DF0-DF7异步置1，B8为0，或门G开启，移位寄存器的移位时钟使能，逐次比较型A/D转换器进入到转换时间；

[0035] 进一步地，启动脉冲的低电平使DF7-DF0都被异步置1，B[8:0]被置初值000000001B，或门G处于开门状态，D/A转换器的D7输入1，D6-D0输入都为0。此时，D/A转换器将输入数字量10000000B转换为VREF/2输出V0，并与输入Vi比较，若Vi>V0，则比较器输出Vc为
1，表示Vi>VREF/2；否则为0，表示Vi

[0036] 进一步地，第一个CP脉冲到来后，B1被移入1，B1的正跳变作用到DF7的时钟端，使第一次的比较结果保存到Q7，且D/A转换器的D7＝Q7。B1变为1促使Q6变1，即D/A转换器的D6输入变为1，从而建立了新的D/A转换器的数据，输入电压再与此时刻的D/A转换器输出电压进行比较，比较结果在第二个时钟脉冲作用下保存于Q6中……如此进行，直到B8由0变为1，LSB位的比较结果锁存入Q0，EOC变高，或门G被封锁，转换完成。此时，输入到D/A转换器的D7-D0即为转换结果。

[0037] 以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

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