半导体器件及其制造方法
阅读：533发布：2020-05-11
专利汇可以提供半导体器件及其制造方法专利检索，专利查询，专利分析的服务。并且本 发明 的各个 实施例 涉及一种 半导体 器件及其制造方法。本发明提供了一种包括具有改进的可靠性的功率半导体元件的半导体器件。该半导体器件具有单元区域、和形成在该单元区域外部的外围区域。在单元区域中的n型列区域的n型杂质浓度高于在外围区域中的由 外延 层组成的n型列区域的n型杂质浓度。进一步地，在单元区域和外围区域中的每一个中，保持电荷平衡；并且将每个总电荷设置为，使在单元区域中的第一p型列区域的总电荷和n型列区域的总电荷分别大于在外围区域中的第三p型列区域的总电荷和由外延层组成的n型列区域的总电荷。，下面是半导体器件及其制造方法专利的具体信息内容。
1.一种半导体器件，配备有具有单元区域和形成在所述单元区域外部的外围区域的半导体芯片，所述半导体芯片包括：
(a)半导体衬底，
(b)外延层，为第一导电类型，形成在所述半导体衬底的主表面之上，
(c)第一列区域，为所述第一导电类型，形成在所述单元区域中的所述外延层中并且彼此隔开，
(d)多个第二列区域，为第二导电类型，形成在所述单元区域中的所述外延层中并且夹设在彼此相邻的所述第一列区域之间，所述第二导电类型是与所述第一导电类型不同的导电类型，
(e)第三列区域，为所述第一导电类型，形成在所述外围区域中的所述外延层中并且彼此隔开，
(f)多个第四列区域，为所述第二导电类型，形成在所述外围区域中的所述外延层中并且夹设在彼此相邻的所述第三列区域之间，以及
(g)元件部，形成在所述外延层的上表面之上，
其中在所述单元区域中的所述第一列区域的第一导电类型的杂质浓度高于在所述外围区域中的所述第三列区域的所述第一导电类型的杂质浓度，
其中在所述单元区域中，所述第二列区域的总电荷大于所述第一列区域的总电荷，其中在所述外围区域中，所述第四列区域的总电荷大于所述第三列区域的总电荷，其中在所述单元区域中，所述第二列区域中的所述第二导电类型的杂质浓度在从所述外延层的所述上表面延伸至所述外延层的下表面的方向上逐渐减小，
其中在所述第二列区域中的所述第二导电类型的所述杂质浓度在与所述下表面相对的所述上表面处最高，
其中在所述第一列区域中的所述第一导电类型的所述杂质浓度从所述上表面到所述下表面是一致的，以及
其中在从所述外延层的所述上表面到所述下表面的方向上、在比中间点更深的位置处，场强度具有最大值。
2.根据权利要求1所述的半导体器件，
其中在所述单元区域中，所述第一列区域的总电荷与所述第二列区域的总电荷的差异落在所述第二列区域的总电荷的±10％的范围内，或者所述第二列区域的总电荷大于所述第一列区域的总电荷；而在所述外围区域中，所述第三列区域的总电荷与所述第四列区域的总电荷的差异落在所述第四列区域的总电荷的±10％的范围内，或者所述第四列区域的总电荷大于所述第三列区域的总电荷。
3.根据权利要求2所述的半导体器件，
其中在所述单元区域中的所述第一列区域的总电荷大于在所述外围区域中的所述第三列区域的总电荷，并且在所述单元区域中的所述第二列区域的总电荷大于在所述外围区域中的所述第四列区域的总电荷。
4.根据权利要求2所述的半导体器件，
其中在所述单元区域中的所述第二列区域中的每一个都包括：
沟槽，从所述外延层的所述上表面延伸至所述外延层的所述下表面；以及半导体膜，为所述第二导电类型，所述半导体膜已经对所述沟槽进行填充，以及其中所述沟槽具有在从所述外延层的所述上表面延伸至所述外延层的所述下表面的方向上逐渐变窄的宽度。
5.根据权利要求1所述的半导体器件，
其中所述半导体芯片具有：
过渡区域，在所述单元区域与所述外围区域之间，并且所述半导体芯片进一步包括：
(h)第五列区域，为所述第一导电类型，形成在所述过渡区域中的所述外延层中并且彼此隔开，以及
(i)多个第六列区域，为所述第二导电类型，形成在所述过渡区域中的所述外延层中并且夹设在彼此相邻的所述第五列区域之间，
其中在所述过渡区域中的所述第五列区域的所述第一导电类型的杂质浓度低于在所述单元区域中的所述第一列区域的所述第一导电类型的杂质浓度。
6.根据权利要求5所述的半导体器件，
其中在所述过渡区域中，所述第五列区域的总电荷与所述第六列区域的总电荷的差异落在所述第六列区域的总电荷的±10％的范围内，或者所述第六列区域的总电荷大于所述第五列区域的总电荷。
7.根据权利要求6所述的半导体器件，
其中在所述过渡区域中的所述第五列区域的总电荷小于在所述单元区域中的所述第一列区域的总电荷、并且大于在所述外围区域中的所述第三列区域的总电荷，并且在所述过渡区域中的所述第六列区域的总电荷小于在所述单元区域中的所述第二列区域的总电荷、并且大于在所述外围区域中的所述第四列区域的总电荷。
8.根据权利要求1所述的半导体器件，
其中在所述单元区域中的雪崩击穿电压低于在所述外围区域中的雪崩击穿电压。
9.一种制造半导体器件的方法，所述半导体器件具有单元区域和形成在所述单元区域外部的外围区域，所述方法包括以下步骤：
(a)提供半导体衬底，所述半导体衬底在其主表面上具有第一导电类型的第一外延层，(b)通过离子注入，将所述第一导电类型的杂质引入到在所述单元区域中的所述第一外延层中，以形成多个第一列区域，同时使所述第一列区域在第一方向上彼此隔开，(c)在所述步骤(b)之后，将第二导电类型的杂质引入到在所述单元区域中的所述第一外延层中，以在所述第一外延层的夹设在彼此相邻的所述第一列区域之间的部分区域中形成多个第二列区域，所述第二导电类型是与所述第一导电类型不同的导电类型，以及(d)通过离子注入，将所述第二导电类型的杂质引入到在所述外围区域中的所述第一外延层中，以形成多个第三列区域，同时使所述第三列区域在所述第一方向上彼此隔开，其中在所述单元区域中的所述第一列区域的所述第一导电类型的杂质浓度高于在所述外围区域中的所述第一外延层的所述第一导电类型的杂质浓度，
其中在所述单元区域中，所述第二列区域的总电荷大于所述第一列区域的总电荷，其中在所述单元区域中，所述第二列区域中的所述第二导电类型的杂质浓度在从所述外延层的上表面延伸至所述外延层的下表面的方向上逐渐减小，
其中在所述第二列区域中的所述第二导电类型的所述杂质浓度在与所述下表面相对的所述上表面处最高，
其中在所述第一列区域中的所述第一导电类型的所述杂质浓度从所述上表面到所述下表面是一致的，以及
其中在从所述外延层的所述上表面到所述下表面的方向上、在比中间点更深的位置处，场强度具有最大值。
10.根据权利要求9所述的制造半导体器件的方法，
其中在所述单元区域中的所述第二列区域的在所述第一方向上的宽度等于在所述外围区域中的所述第三列区域的在所述第一方向上的宽度，以及
其中在所述单元区域中的所述第二列区域的所述第二导电类型的杂质浓度高于在所述外围区域中的所述第三列区域的所述第二导电类型的杂质浓度。
11.根据权利要求9所述的制造半导体器件的方法，
其中所述步骤(c)和所述步骤(d)同时地进行；以及
其中在所述单元区域中的所述第二列区域的在所述第一方向上的宽度大于在所述外围区域中的所述第三列区域的在所述第一方向上的宽度。
12.根据权利要求9所述的制造半导体器件的方法，在所述步骤(d)之后，进一步包括以下步骤：
(e)在所述第一外延层的从所述单元区域延伸至所述外围区域的所述上表面之上，形成所述第一导电类型的第二外延层，
(f)通过离子注入，将所述第一导电类型的杂质引入到在所述单元区域中的所述第二外延层中，以形成多个第四列区域，所述多个第四列区域具有比所述第二外延层的所述第一导电类型的杂质浓度更高的所述第一导电类型的杂质浓度，并且分别电耦合至所述第一列区域，同时使所述第四列区域在所述第一方向上彼此隔开，
(g)在所述步骤(f)之后，通过离子注入，将所述第二导电类型的杂质引入到在所述单元区域中的所述第二外延层中，以在夹设在彼此相邻的所述第四列区域之间的部分区域中形成多个第五列区域，所述多个第五列区域分别电耦合至所述第二列区域，(h)通过离子注入，将所述第二导电类型的杂质引入到在所述外围区域中的所述第二外延层中，以形成多个第六列区域，所述多个第六列区域分别电耦合至所述第三列区域，同时使所述第六列区域在所述第一方向上彼此隔开，以及
(i)重复进行与具有所述步骤(e)、(f)、(g)和(h)的步骤相同的步骤。
13.一种制造半导体器件的方法，所述半导体器件具有单元区域和形成在所述单元区域外部的外围区域，所述方法包括以下步骤：
(a)提供半导体衬底，所述半导体衬底在其主表面之上具有第一导电类型的外延层，(b)将所述第一导电类型的杂质引入到在所述单元区域中的所述外延层中，(c)在所述单元区域中的所述外延层中，形成多个第一沟槽，同时使所述第一沟槽在第一方向上彼此隔开，
(d)在所述步骤(c)之后，使用第二导电类型的第一半导体膜，来填充在所述单元区域中的每个所述第一沟槽，以形成所述第二导电类型的第一列区域，同时使所述第一列区域彼此隔开，所述第二导电类型是与所述第一导电类型不同的导电类型，
(e)在所述外围区域中的所述外延层中，形成多个第二沟槽，同时使所述第二沟槽在所述第一方向上彼此隔开，以及
(f)在所述步骤(c)之后，使用所述第二导电类型的第二半导体膜，来填充在所述外围区域中的每个所述第二沟槽，以形成所述第二导电类型的第二列区域，同时使所述第二列区域彼此隔开，
其中在所述单元区域中的所述外延层的所述第一导电类型的杂质浓度高于在所述外围区域中的所述外延层的所述第一导电类型的杂质浓度，
其中在所述单元区域中，所述第二列区域的总电荷大于所述第一列区域的总电荷，其中在所述单元区域中，所述第二列区域中的所述第二导电类型的杂质浓度在从所述外延层的上表面延伸至所述外延层的下表面的方向上逐渐减小，
其中在所述第二列区域中的所述第二导电类型的所述杂质浓度在与所述下表面相对的所述上表面处最高，
其中在所述第一列区域中的所述第一导电类型的所述杂质浓度从所述上表面到所述下表面是一致的，以及
其中在从所述外延层的所述上表面到所述下表面的方向上、在比中间点更深的位置处，场强度具有最大值。
14.根据权利要求13所述的制造半导体器件的方法，
其中在所述单元区域中的所述第一沟槽的在所述第一方向上的宽度等于在所述外围区域中的所述第二沟槽的在所述第一方向上的宽度，以及
其中已经对在所述单元区域中的所述第一沟槽进行填充的所述第一半导体膜的杂质浓度高于已经对在所述外围区域中的所述第二沟槽进行填充的所述第二半导体膜的杂质浓度。
15.根据权利要求13所述的制造半导体器件的方法，
其中在所述单元区域中的所述第一沟槽的在所述第一方向上的宽度大于在所述外围区域中的所述第二沟槽的在所述第一方向上的宽度，以及
其中已经对在所述单元区域中的所述第一沟槽进行填充的所述第一半导体膜的杂质浓度等于已经对在所述外围区域中的所述第二沟槽进行填充的所述第二半导体膜的杂质浓度。
16.根据权利要求13所述的制造半导体器件的方法，
其中在所述步骤(c)中，所述第一沟槽的在所述第一方向上的宽度在从所述外延层的所述上表面延伸至所述外延层的所述下表面的方向上逐渐变窄，以及
其中在所述步骤(e)中，所述第二沟槽的在所述第一方向上的宽度在从所述外延层的所述上表面延伸至所述外延层的所述下表面的方向上逐渐变窄。
半导体器件及其制造方法
[0001] 相关申请的交叉引用
技术领域
背景技术
[0004] 国际专利公报2010-541212号(专利文件1)描述了一种电力装置，其包括交替地布置在有源区域和端子区域中的每一个中的多个第一导电类型柱和多个第二导电类型柱。在该电力装置中，在有源区域中的第一导电类型柱和在端子区域中的第一导电类型柱具有基本上相同的宽度，并且在有源区域中的第二导电类型柱具有比在端子区域中的第二导电类型柱更小的宽度，从而使得在端子区域中的击穿电压成为高于在有源区域中的击穿电压。
[0005] [专利文件]
[0006] [专利文件1]国际专利公报2010-541212号
发明内容
[0007] 具有超结结构的功率MOSFET具有的优点在于其在确保高击穿电压的同时具有低导通电阻。然而，在具有该功率MOSFET的半导体芯片中，相较于在具有功率MOSFET的单元区域(有源区域)中，雪崩击穿现象更容易发生在围绕单元区域外部的外围区域(端接区域、端子区域)中。这因此导致雪崩电流集中在单元区域的外围部分上并破坏功率MOSFET的问题。
[0008] 其他问题和创新特征，将通过本文中的说明和对应附图而变得显而易见。
[0009] 根据一个实施例的半导体器件具有单元区域和形成在该单元区域外部的外围区域。单元区域和外围区域中的每一个在其中具有交替地布置的n型列区域和p型列区域。在单元区域中的n型列区域的n型杂质浓度，高于在外围区域中的n型列区域的n型杂质浓度。进一步地，在单元区域和外围区域中的每一个中保持电荷平衡，从而使得p型列区域的总电荷与n型列区域的总电荷的差异落在p型列区域的总电荷的±10％的范围内，或者使得p型列区域的总电荷超过n型列区域的总电荷。
[0010] 根据一个实施例的制造半导体器件的方法包括：在单元区域中的n型外延层中形成多个n型列区域、同时使这些n型列区域彼此隔开的步骤；以及在单元区域中在n型外延层的夹设在彼此相邻的n型列区域之间的部分区域中形成多个p型列区域的步骤。该方法进一步包括如下步骤：在外围区域中的n型外延层中形成多个p型列区域、同时使这些p型列区域彼此隔开，并且在外围区域中形成由n型外延层的夹设在彼此相邻的p型列区域之间的部分区域组成的多个n型列区域。通过调节在单元区域中的n型列区域、在单元区域中的p型列区域、和在外围区域中的p型列区域中的每一个的杂质浓度、宽度和间距，在单元区域和外围区域中的每一个中保持电荷平衡。
[0011] 根据这些实施例，具有功率半导体元件的半导体器件可以具有改进的可靠性。
附图说明
[0012] 图1是根据第一实施例的示出了半导体芯片的平面构成的示意图；
[0013] 图2是示出了根据第一实施例的半导体器件的构成的截面图(沿着图1的线A-A所做的截面图)；
[0014] 图3A是示出了在根据第一实施例的半导体器件中的pn结的击穿电压(BVdss)的电荷平衡的图表；
[0015] 图3B是示出了在由本发明人研究的半导体器件中的pn结的击穿电压(BVdss)的电荷平衡的图表，作为当在单元区域的电荷平衡中的pn结的击穿电压(BVdss)的峰值和在外围区域中的电荷平衡中的pn结的击穿电压(BVdss)的峰值偏移时的一个对比示例。
[0016] 图4是示出了根据第一实施例的半导体器件的制造步骤的截面图；
[0017] 图5是示出了在图4的半导体器件的制造步骤之后的制造步骤的截面图；
[0018] 图6是示出了在图5的半导体器件的制造步骤之后的制造步骤的截面图；
[0019] 图7是示出了在图6的半导体器件的制造步骤之后的制造步骤的截面图；
[0020] 图8是示出了在图7的半导体器件的制造步骤之后的制造步骤的截面图；
[0021] 图9是示出了在图8的半导体器件的制造步骤之后的制造步骤的截面图；
[0022] 图10是示出了在图9的半导体器件的制造步骤之后的制造步骤的截面图；
[0023] 图11是示出了在图10的半导体器件的制造步骤之后的制造步骤的截面图；
[0024] 图12是示出了在图11的半导体器件的制造步骤之后的制造步骤的截面图；
[0025] 图13是示出了在图12的半导体器件的制造步骤之后的制造步骤的截面图；
[0026] 图14是示出了在图13的半导体器件的制造步骤之后的制造步骤的截面图；
[0027] 图15是示出了在图14的半导体器件的制造步骤之后的制造步骤的截面图；
[0028] 图16是示出了在图15的半导体器件的制造步骤之后的制造步骤的截面图；
[0029] 图17是示出了在图16的半导体器件的制造步骤之后的制造步骤的截面图；
[0030] 图18是示出了在图17的半导体器件的制造步骤之后的制造步骤的截面图；
[0031] 图19是示出了根据第二实施例的半导体器件的构成的截面图；
[0032] 图20是示出了根据第二实施例的半导体器件的制造步骤的截面图；
[0033] 图21是示出了在图20的半导体器件的制造步骤之后的制造步骤的截面图；
[0034] 图22是示出了在图21的半导体器件的制造步骤之后的制造步骤的截面图；
[0035] 图23是示出了在图22的半导体器件的制造步骤之后的制造步骤的截面图；
[0036] 图24是示出了在图23的半导体器件的制造步骤之后的制造步骤的截面图；
[0037] 图25是示出了在图24的半导体器件的制造步骤之后的制造步骤的截面图；
[0038] 图26是示出了在图25的半导体器件的制造步骤之后的制造步骤的截面图；
[0039] 图27是示出了在图26的半导体器件的制造步骤之后的制造步骤的截面图；
[0040] 图28是示出了在图27的半导体器件的制造步骤之后的制造步骤的截面图；
[0041] 图29是示出了在图28的半导体器件的制造步骤之后的制造步骤的截面图；
[0042] 图30是示出了在图29的半导体器件的制造步骤之后的制造步骤的截面图；
[0043] 图31是示出了在图30的半导体器件的制造步骤之后的制造步骤的截面图；
[0044] 图32是示出了在图31的半导体器件的制造步骤之后的制造步骤的截面图；
[0045] 图33包括示出了在半导体器件中的pn结的击穿电压(BVdss)的电荷平衡的图表、示出了pn结部分的总电荷分布的示意图、以及示出了pn结部分的场强度的示意图；其中图33A示出了当p型列区域的总电荷(Qp)和n型列区域的总电荷(Qn)基本上相同(Qp≈Qn)时的场强度等；图33B(b)示出了当p型列区域的总电荷(Qp)大于n型列区域的总电荷(Qn)(Qp＞Qn)时的场强度等；以及图33C示出了当p型列区域的总电荷(Qp)小于n型列区域的总电荷(Qn)(Qp＜Qn)时的场强度等；
[0046] 图34是示出了根据第三实施例的半导体器件的构成的截面图；
[0047] 图35包括示出了pn结部分在根据第三实施例的半导体器件中的总电荷分布的示意图、和示出了pn结部分的场强度的示意图；其中图35A是示出了当p型列区域的p型杂质浓度和n型列区域的n型杂质浓度在深度方向上均匀时的总电荷分布和场强度的图表；图35B是示出了当p型列区域的p型杂质浓度在从外延层的上表面延伸至外延层的下表面的深度方向上逐渐减小时的总电荷分布和场强度的图表；以及图35C是示出了当n型列区域的n型杂质浓度在从外延层的上表面延伸至外延层的下表面的深度方向上逐渐减小时的总电荷分布和场强度的图表；以及
[0048] 图36是示出了根据第四实施例的半导体器件的构成的截面图。
具体实施方式
[0049] 在以下各个实施例中，若必要，出于方便起见，在将说明分成多个部分或者实施例之后对说明进行描述。这些部分或者实施例并不是互无关系的，除非另有明确说明，否则这些部分或者实施例中的一个部分或者实施例是另外的部分或者实施例的一部分或者整体的修改示例、细节、补充说明等。
[0050] 在以下各个实施例中，当提及元件的数目等(包括个数、数值、数量、范围等)时，该数目不限于特定数目并且可以大于或者小于特定数目，除非是在特别指出的情况下或者从原理上明确该数目限于特定数目的情况下。
[0051] 进一步地，在以下描述的各个实施例中，不言自明的，构成要素(包括要素步骤等)并不一定是必不可少的，除非是在特别指出的情况下或者从原理上明确为必不可少的情况下。
[0052] 不言自明的，术语“包括A”、“由A组成”、“具有A”、“包含A”及其任何变型并不旨在排除另一要素，除非是在特定指出其仅仅包括该部件、由该部件组成、具有该部件、或者包含该部件的情况下。相似地，在以下各个实施例中，当提及构成部件的形状、位置关系等时，应该也包括与之基本接近或者类似的形状、位置关系等，除非是在另有特别指出的情况下或者在从理论上明确不成立的情况下。这也适用于上述数值和范围。
[0053] 在以下各个实施例中使用的附图中，即使平面图有时也绘制影线以便于对其的理解。在用于描述以下实施例的所有附图中，相同功能的构件由相同的附图标记表示，并且省略了重复的说明。在下文中将参考附图对各个实施例进行详细描述。
[0054] (功率半导体元件的问题)
[0055] 例如，以功率MOSFET和IGBT(绝缘栅极双极晶体管)为代表的功率半导体元件用作负载驱动开关元件。当负载含有电感时，由于该电感的作用而发生了反电动势，并且当功率半导体元件关闭时该反电动势引起的电压被施加至功率半导体元件。在这种情况下，施加至功率半导体元件的电压变得等于或者高于电源电压。如果该电压超过了雪崩击穿电压，那么由于雪崩击穿现象的影响，雪崩电流通过功率半导体元件。超过功率半导体元件的雪崩抗性(可允许载流容量)的雪崩电流可以导致功率半导体元件断裂。在本文中使用的术语“雪崩抗性”是指由于雪崩击穿现象的影响而继续流动直到元件断裂为止的雪崩电流的可允许载流容量。在功率半导体元件中，雪崩电流的区域性集中容易使功率半导体元件断裂，这是因为雪崩电流超过了雪崩抗性。
[0056] 为了提供具有改进的可靠性的功率半导体元件，因此有必寻找一种适用于功率半导体元件的器件结构，以避免雪崩电流的区域性电流集中并且由此防止雪崩电流超过雪崩抗性。
[0057] 例如，在其中具有功率半导体元件的半导体芯片，通常配备有在其中具有功率半导体元件的单元区域、和围绕该单元区域外部的外围区域。着眼于雪崩击穿电压，为了防止功率半导体元件的断裂，在外围区域中的源极漏极击穿电压优选地高于在单元区域中的源极漏极击穿电压。这是因为，相较于在单元区域中发生雪崩击穿现象，在外围区域中发生雪崩击穿现象由于雪崩电流的区域性集中(例如，集中到单元区域的外围部分)甚至超过了雪崩抗性的影响而容易使功率半导体元件断裂。
[0058] 然而，在现有器件结构中，在外围区域中的源极漏极击穿电压低于在单元区域中的源极漏极击穿电压，并且不可避免地在外围区域中发生雪崩击穿现象。即使在这些区域之间源极漏极击穿电压不存在明显的差异，但是外围区域不具有流过由于雪崩击穿现象的影响而生成的电流的源极侧触点，从而使得雪崩电流密集地流过在单元区域的外围部分中的源极侧触点，空穴流过该源极侧触点，并且从而在该处发生功率半导体元件断裂。在功率半导体元件中，为了有效防止由于雪崩击穿现象所导致的功率半导体元件的断裂、并且从而提供更加可靠的包括功率半导体元件的半导体器件，有必要找到一种使在单元区域中的源极漏极击穿电压低于在外围区域中的源极漏极击穿电压的方法(一种当在源极与漏极之间施加反向偏置时首先在单元区域中引起雪崩击穿现象的方法)。
[0059] (在本实施例中的基本思想)
[0061] 术语“pn结的击穿电压”是指引起雪崩击穿现象的雪崩击穿电压。例如，在功率MOSFET中的pn结的击穿电压被定义为，当使栅极电极和源极区域接地的同时、向漏极区域施加电压时，发生雪崩击穿现象的电压。
[0062] 更加具体地，雪崩击穿电压是这样的电压，当向pn结施加在该电压下的反向电压(施加在增强形成在结中的势垒的方向上的电压)时发生雪崩击穿现象，并且雪崩击穿现象是通过以下机制引起的现象。具体描述的，当向pn结施加反向电压时，在高电场中被加速的电子和空穴与形成在pn结中的耗尽层中的晶格碰撞。然后，连接在晶格之间的共价键断裂，并且生成新的电子空穴对(碰撞电离)。这些新的电子空穴对在高电场中获得能量，与晶格碰撞，并且进一步生成新的电子空穴对。由于这种倍增现象的增长，所以高电流流过耗尽层。该现象称为“雪崩击穿现象”。
[0063] pn结的这种击穿电压例如由如下公式(1)近似。
[0064]
[0065] 其中，VB指pn结的击穿电压，Eg指带隙，以及NB指背景浓度(pn结中的下部结的杂质浓度)。该公式(1)表明pn结的击穿电压与带隙的3/2次幂成正比，并且同时，与背景浓度的3/4次幂成反比。
[0066] 因此，在本实施例中，将注意力放在对pn结的击穿电压有影响的背景浓度上。如通过公式(1)显而易见的，背景浓度越低，pn结的击穿电压越高。换言之，减小背景浓度对于改进pn结的击穿电压是必要的。
[0067] 如上面描述的，从改进功率半导体元件的可靠性的观点来看，雪崩击穿现象理想的是发生在单元区域中而不是在外围区域中。这意味着，从防止功率半导体元件由于雪崩击穿现象而断裂的观点来看，理想的是使在单元区域中的源极漏极击穿电压低于在外围区域中的源极漏极击穿电压。
[0068] 因此，在本实施例中，为了使在单元区域中的源极漏极击穿电压低于在外围区域中的源极漏极击穿电压，将注意力放在由公式(1)表示的在pn结的击穿电压与背景浓度之间的关系上，并且使在单元区域中的背景浓度高于在外围区域中的背景浓度。然后，在单元区域中的雪崩击穿电压变得低于在外围区域中的雪崩击穿电压。因此，在外围区域中发生雪崩击穿现象之前，在单元区域中发生雪崩击穿现象。这意味着，根据本实施例的基本思想，可以在单元区域中引起雪崩击穿现象，从而使得可以有效防止功率半导体元件由于雪崩击穿现象而断裂，并且从而，包括功率半导体元件的半导体器件可以具有改进的可靠性。
[0069] 本实施例使用了体现上面提及的基本思想的方法。
[0070] (第一实施例)
[0071] <半导体器件的构成>
[0072] 在第一实施例中，将功率MOSFET描述为功率半导体元件的一个示例。图1是示意性地示出了半导体芯片的平面构成的视图，该半导体芯片是根据第一实施例的半导体器件(功率MOSFET)的构成部件。
[0073] 如图1所示，根据第一实施例的半导体芯片CHP具有，例如，矩形形状，并且具有单元区域CR、过渡区域TR和外围区域PER。单元区域CR在其外部由过渡区域TR围绕，并且过渡区域TR由外围区域PER围绕。换言之，单元区域CR经由过渡区域TR位于由外围区域PER围绕的内部区域中。
[0074] 单元区域CR具有，例如，充当开关元件的多个功率MOSFET。另一方面，外围区域PER具有以具有倾斜蚀刻的外围的巴别塔(Babel)结构、扩散环结构、场环结构或者场板结构为代表的外围结构。这些外围结构基于利用电场浓度以便抑制雪崩击穿现象的设计思想而形成。
[0075] 如上面描述的，第一实施例的半导体芯片CHP在包括中心区域的内部区域中，具有多个功率MOSFET，并且在围绕内部区域的外部区域中具有外围结构，该外围结构是电场缓和结构。
[0076] 图2是沿着图1的线A-A所做的截面图。如图2所示，半导体芯片CHP具有单元区域CR、过渡区域TR和外围区域PER。单元区域CR、过渡区域TR和外围区域PER中的每一个的结构设计为满足以下关系：(单元区域CR的pn结的击穿电压)＞(过渡区域TR的pn结的击穿电压)＞(外围区域PER的pn结的击穿电压)。接下来将对单元区域CR、过渡区域TR和外围区域PER相应的结构进行描述。
[0077] (1)单元区域CR的结构
[0078] 如图2所示，单元区域CR具有所谓的超结结构，其中多个第一p型列区域PC1和多个n型列区域NC在方向x上交替地布置在半导体衬底1S的主表面上的外延层EPI中。在第一实施例中的单元区域CR设计为使得第一p型列区域PC1的宽度(在方向x上的大小)、长度(在方向z上的大小)和深度(在方向y上的大小)分别成为等于n型列区域NC的宽度(在方向x上的大小)、长度(在方向z上的大小)和深度(在方向y上的大小)。因此，在第一实施例中，示出了单元区域CR的示例，其中第一p型列区域PC1和n型列区域NC的宽度比为1:1。
[0079] 在下文中将对单元区域进行详细描述。由例如含有n型杂质(诸如，磷(P)或者砷(As))的硅制成的半导体衬底1S，在其主表面上具有外延层EPI。该外延层EPI由半导体层组成，该半导体层主要由例如引入有诸如磷(P)或者砷(As)等的n型杂质的硅组成。外延层EPI具有例如2.4×1015/cm3的n型杂质浓度(Nep)，该n型杂质浓度低于半导体衬底1S的n型杂质浓度(Nep)。
[0080] 外延层EP1在其中具有在方向x上彼此隔开的多个n型列区域NC。这些n型列区域中的每一个都具有例如柱状形状，并且由引入有诸如磷(P)或者砷(As)等n型杂质的半导体区域组成。n型列区域NC的n型杂质浓度(Nc)高于外延层EPI的n型杂质浓度(NeP)，并且是例如3.0×1015/cm3。这些n型列区域NC和半导体衬底1S包括功率MOSFET的漏极区域。
[0081] 进一步地，外延层EPI在其夹设在彼此相邻的n型列区域NC之间的部分区域中，具有第一p型列区域PC1。这些第一p型列区域PC1中的每一个都具有例如柱状形状，并且由引入有诸如硼(B)等p型杂质的半导体区域组成。第一p型列区域PC1具有例如3.0×1015/cm3的p型杂质浓度(Np1)。
[0082] 在其中具有超结结构的外延层EPI在其上表面上具有元件部。
[0083] 在该元件部中，外延层EPI在其上表面上，具有邻接第一p型列区域PC1的沟道区域CH，并且该沟道区域CH包含源极区域SR。沟道区域CH由例如引入有诸如硼(B)等p型杂质的半导体区域组成，而源极区域SR由例如引入有诸如磷(P)或者砷(As)等n型杂质的半导体区域组成。源极区域SR在其中心部分处，具有本体接触区域BC，该本体接触区域BC从外延层EPI的上表面延伸，并且到达沟道区域CH。该本体接触区域BC由例如引入有诸如硼(B)等p型杂质的半导体区域组成，并且本体接触区域BC的杂质浓度高于沟道区域CH的杂质浓度。
[0084] 进一步地，夹设在彼此相邻的沟道区域CH之间的区域，在其上具有栅极绝缘膜GOX，并且该栅极绝缘膜GOX在其上具有栅极电极GE。栅极绝缘膜GOX由例如氧化硅膜制成。然而，栅极绝缘膜不限于此，并且其可以由具有比氧化硅膜的介电常数更高的介电常数的高介电常数膜制成。栅极电极GE由例如多晶硅膜制成。栅极电极GE形成为与源极区域SR对准。栅极电极GE在其上表面和两侧的侧壁上，被由例如氧化硅膜制成的层间绝缘膜IL覆盖。
[0085] 覆盖多个栅极电极GE的层间绝缘膜IL在其之上具有源极电极SE，该源极电极SE由钨化钛膜和铝膜制成的阻挡导体膜组成。源极电极SE因此电耦合至源极区域SR，并且同时，经由本体接触区域BC电耦合至沟道区域CH。
[0086] 本体接触区域BC具有确保与源极电极SE欧姆接触的功能，并且由于该本体接触区域BC的存在，所以源极区域SR和沟道区域CH在相同电位下彼此电耦合。
[0087] 这就使得可以抑制将源极区域SR用作发射极区域、将沟道区域CH用作基极区域、并且将n型列区域NC用作集电极区域的寄生npn双极晶体管的导通操作。源极区域SR和沟道区域CH在相同电位下彼此电耦合的事实意味着，在寄生npn双极晶体管的发射极区域与基极区域之间没有出现电位差，并且这能够抑制寄生npn双极晶体管的导通操作。
[0088] 源极电极SE被由例如氧化硅膜制成的表面保护膜PAS部分地覆盖，并且源极电极SE的部分区域从表面保护膜PAS暴露出来。半导体衬底1S在其背表面(与主表面相对的一侧的表面，在其上具有外延层EPI)上具有由金属膜制成的漏极电极DE。
[0089] 单元区域CR由此具有多个功率MOSFET。
[0090] (2)单元区域CR的结构
[0091] 如图2所示，晶体管区域TR具有所谓的超结结构，其中多个第二p型列区域PC2和由外延层EPI组成的多个n型列区域已经在方向x上交替地布置。在第一实施例的过渡区域TR中，第二p型列区域PC2的宽度(在方向x上的大小)与由外延层EPI组成的n型列区域的宽度(在方向x上的大小)不同。然而，第二p型列区域PC2的长度(在方向z上的大小)和深度(在方向y上的大小)分别设计为成为等于由外延层EPI组成的n型列区域的长度(在方向z上的大小)和深度(在方向y上的大小)。
[0092] 在下文中将对过渡区域进行详细描述。在过渡区域TR中以及在单元区域CR中，半导体衬底1S在其主表面上具有外延层EPI。在外延层EPI中，多个第二p型列区域PC2在方向x上彼此隔开。第二p型列区域PC2中的每一个都具有例如柱状形状，并且由例如引入有诸如硼(B)等p型杂质的半导体区域组成。第二p型列区域PC2具有例如3.0×1015/cm3的p型杂质浓度(Np2)。外延层EPI的夹设在彼此相邻的第二p型列区域PC2之间的部分区域成为n型列区域。
[0093] 进一步地，形成在外延层EPI中的沟道区域CH，经由栅极绝缘膜GOX在其上具有由多晶硅膜制成的栅极引线部GPU，该多晶硅膜与形成在单元区域CR中的栅极电极GE的多晶硅膜是相同层。该栅极引线部GPU在其上表面和两侧的侧壁处被层间绝缘膜IL覆盖，并且该层间绝缘膜IL部分地具有开口部，该开口部使栅极引线部GPU的上表面的一部分从其暴露出来。
[0094] 包括开口部的该层间绝缘膜IL在其上具有栅极引线电极GPE，该栅极引线电极GPE由例如钨化钛膜和铝膜制成的阻挡导体膜组成。栅极导线部GPU电耦合至多个栅极电极GE，并且施加至栅极引线电极GPE的栅极电压经由栅极引线部GPU施加至每个栅极电极GE。
[0095] 进一步地，外延层EPI在其上表面上，具有从单元区域CR延伸出来的沟道区域CH，并且该沟道区域CH在其中包含源极引线区域SPR。外延层EPI在其上表面上具有层间绝缘膜IL，以便用以覆盖沟道区域CH的上部。该层间绝缘膜IL具有开口部，以便使源极引线区域SPR从其暴露出来。由例如钨化钛膜和铝膜制成的阻挡导体膜组成的源极引线电极SPE，填充该开口部、并且同时位于层间绝缘膜IL上。
[0096] 同样，在过渡区域TR中，由例如氧化硅膜制成的表面保护膜PAS部分地覆盖栅极引线电极GPE和源极引线电极SPE。栅极引线电极GPE的部分区域和源极引线电极SPE的部分区域从表面保护膜PAS暴露出来。
[0097] 如上面描述的，过渡区域TR具有过渡结构。
[0098] (3)外围区域PER的结构
[0099] 如图2所示，外围区域PER具有所谓的超结结构，其中多个第三p型列区域PC3和由外延层EPI组成的多个n型列区域已经在方向x上交替地布置。在第一实施例中的外围区域PER设计为使第三p型列区域PC3的宽度(在方向x上的大小)、长度(在方向z上的大小)和深度(在方向y上的大小)分别成为等于由外延层EPI组成的n型列区域的宽度(在方向x上的大小)、长度(在方向z上的大小)和深度(在方向y上的大小)。因此，在第一实施例中，示出了外围区域PER的示例，其中第三p型列区域PC3和由外延层EPI组成的n型列区域的宽度比为1:1。
[0100] 在下文中将对外围区域进行详细描述。在外围区域PER中以及在单元区域CR中，半导体衬底1S在其主表面上具有外延层EPI。外延层EPI在其中具有在方向x上彼此隔开的多个第三p型列区域PC2。这些第三p型列区域PC3中的每一个都具有例如柱状形状，并且由例如引入有诸如硼(B)等p型杂质的半导体区域组成。第三p型列区域PC3的p型杂质浓度(Np3)低于在过渡区域TR中的第二p型列区域PC2的p型杂质浓度(Np2)，并且是例如2.4×1015/cm3。外延层EPI的夹设在彼此相邻的第三p型列区域PC3之间的部分区域成为n型列区域。
[0101] 外延层EPI在其上表面上具有由多晶硅膜组成的多个电极(伪电极)FFP，该多晶硅膜与形成在单元区域CR中的栅极电极GE的多晶硅膜是相同层。层间绝缘膜IL在外延层EPI的上表面之上延伸，以便覆盖电极(伪电极)FFP的上表面和两个侧壁。
[0102] 同样，外围区域PER具有由例如氧化硅膜制成的表面保护膜PAS。
[0103] 如上面描述的，外围区域PER具有外围结构。
[0104] <超结结构的优点>
[0105] 如上面描述的，根据第一实施例的功率MOSFET具有超结结构。这种具有超结结构的功率MOSFET可以提供如下优点。
[0106] 在典型的功率MOSFET中，当功率MOSFET处于断开状态下时，通过降低外延层EPI的杂质浓度、并且从而使形成在外延层EPI中的耗尽层延伸，而确保了击穿电压。为了实现高击穿电压，需要增厚具有低杂质浓度的外延层EPI。另一方面，当具有低杂质浓度的外延层变厚时，功率MOSFET的导通电阻增加。这意味着，在功率MOSFET中，击穿电压的改进和导通电阻的减小处于权衡关系。
[0107] 在这方面，在根据第一实施例的具有超结结构的功率MOSFET中，外延层EPI具有由规则地布置的第一p型列区域PC1和n型列区域NC组成的超结结构。在具有超结结构的该功率MOSFET中，在断开状态下，耗尽层也从形成在第一p型列区域PC1与n型列区域NC之间的边界区域中的pn结在水平方向上延伸。因此，在具有超结结构的功率MOSFET中，即使当n型列区域NC(其是电流路径)的杂质浓度增加时，在n型列区域NC的夹设在两个边界区域之间的内部方向上延伸的耗尽层也彼此耦合，以便于全部n型列区域NC的耗尽。在断开状态下，全部n型列区域NC耗尽，从而使得可以确保击穿电压。换言之，在具有超结结构的功率MOSFET中，即使在增加n型列区域NC(其是电流路径)的杂质浓度时，也可以耗尽全部n型列区域NC。结果，具有超结结构的功率MOSFET的优点在于，其在确保高击穿电压的同时可以具有减小的导通电阻。
[0108] <在第一实施例中的特征和优点>
[0109] (1)pn结的击穿电压
[0110] 在第一实施例的半导体器件中，使在单元区域CR中的n型列区域NC的n型杂质浓度(Nn)高于在外围区域PER中的外延层EPI的n型杂质浓度(Nep)。更加具体地，在第一实施例中，将在单元区域CR中的n型列区域NC的n型杂质浓度(Nn)设置为3.0×1015/cm3，并且将在外围区域PER中的外延层EPI的n型杂质浓度(Nep)设置为2.4×1015/cm3。由此，使在单元区域CR中的pn结部分(在第一p型列区域PC1与n型列区域NC之间的结部分)的背景浓度，高于在外围区域PER中的pn结部分(在第三p型列区域PC3与外延层EPI之间的结部分)的背景浓度。结果，鉴于示出了在雪崩击穿电压(pn结的击穿电压)与带隙之间的关系的以下公式(1)，单元区域CR的雪崩击穿电压变得低于在外围区域PER中的雪崩击穿电压。
[0111] 因此，当由于在负载中存在的电感的影响而向功率MOSFET施加等于或者高于电源电压的电压时，可以在单元区域中引起雪崩击穿现象，而不在外围区域中引起雪崩击穿现象。换言之，在根据第一实施例的功率MOSFET中，可以在比外围区域PER更不容易发生雪崩电流的区域性集中的单元区域CR中，引起雪崩击穿现象。这意味着，在容易超过功率MOSFET的雪崩抗性的外围区域PER中发生雪崩击穿现象之前，可以在比外围区域PER更不容易超过功率MOSFET的雪崩抗性的单元区域CR中引起雪崩击穿现象。这是由于具有流过高密度的雪崩电流的源极侧触点的单元区域CR与不具有源极侧触点的外围区域之间的结构的差异造成的。结果，即使当向功率MOSFET施加超过电源电压的电压而引起雪崩击穿现象时，也可以避免导致功率MOSFET断裂的情形。根据第一实施例的包括功率MOSFET的半导体器件，由此可以具有改进的可靠性。
[0112] 图3A是示出了在根据第一实施例的半导体器件中的pn结的击穿电压(BVdss)的电荷平衡的图表。该图表示出了在单元区域和外围区域中的电荷平衡。
[0113] 在第一实施例中，使在单元区域CR中的n型列区域NC的n型杂质浓度(Nn)，高于在外围区域PER的由外延层EPI组成的n型列区域的n型杂质浓度(Nep)。因此，如图3A所示，在单元区域CR中的pn结的击穿电压(BVdss)成为低于在外围区域PER中的pn结的击穿电压(BVdss)。
[0114] 在单元区域中的pn结的击穿电压(BVdss)的下降程度(电荷平衡曲线的曲率)，成为小于在外围区域PER中的pn结的击穿电压(BVdss)的下降程度。结果，在单元区域中的电荷平衡不与在外围区域PER中的电荷平衡重叠。在一个半导体芯片CHP中，因此半导体芯片CHP的击穿电压由在单元区域CR中的电荷平衡确定。
[0115] (2)在每个区域中的电荷平衡
[0116] 在超结结构中，在构成pn结部分的p型列区域的总电荷与n型列区域的总电荷之间失去电荷平衡，将导致pn结的击穿电压急剧减小。因此，需要在单元区域CR、过渡区域TR和外围区域PER中的每一个中，将p型列区域的总电荷和n型列区域的总电荷设置为彼此相等。
[0117] 鉴于在半导体器件的制造期间的处理裕度(margin)，实际上难以将p型列区域的总电荷和n型列区域的总电荷设置为彼此相等。因此，在超结结构中，p型列区域和n型列区域形成为，使p型列区域的总电荷(Qp)等于n型列区域的总电荷(Qn)(Qp＝Qn)、或者使p型列区域的总电荷(Qp)大于n型列区域的总电荷(Qn)(Qp＞Qn)。更加具体地，由于实际上难以使p型列区域的总电荷(Qp)正好等于n型列区域的总电荷(Qn)(Qp＝Qn)，所以使p型列区域的总电荷(Qp)和n型列区域的总电荷(Qn)彼此基本上相等(Qp≈Qn)。在使p型列区域的总电荷(Qp)和n型列区域的总电荷(Qn)彼此基本上相等的情况下所使用的术语“Qp≈Qn”，指p型列区域的总电荷(Qp)与n型列区域的总电荷(Qn)的差异在p型列区域的总电荷(Qp)的±10％的范围内。
[0118] 在第一实施例中，在单元区域CR中，每个总电荷设置为，使第一p型列区域PC1的总电荷(CQp)基本上等于n型列区域NC的总电荷(CQn)(CQp≈CQn)，或者大于n型列区域NC的总电荷(CQn)(CQp＞CQn)。在过渡区域TR中，每个总电荷设置为，使第二p型列区域PC2的总电荷(TQp)基本上等于由外延层EPI组成的n型列区域的总电荷(TQn)(TQp≈TQn)，或者大于由外延层EPI组成的n型列区域的总电荷(TQn)(TQp＞TQn)。在外围区域PER中，每个总电荷设置为，使第三p型列区域PC3的总电荷(PEQp)基本上等于由外延层EPI组成的n型列区域的总电荷(PEQn)(PEQp≈PEQn)，或者大于由外延层EPI组成的n型列区域的总电荷(PEQn)(PEQp＞PEQn)。
[0119] 这使得可以在单元区域CR、过渡区域TR和外围区域PER中的每一个中，获得理想的电荷平衡。
[0120] 进一步地，在第一实施例中，每个总电荷设置为，使在单元区域CR中的第一p型列区域PC1的总电荷(CQp)和n型列区域NC的总电荷(CQn)，分别大于在过渡区域TR中的第二p型列区域PC2的总电荷(TQp)和由外延层EPI组成的n型列区域的总电荷(TQn)。此外，每个总电荷设置为，使在过渡区域TR中的第二p型列区域PC2的总电荷(TQp)和由外延层EPI组成的n型列区域的总电荷(TQn)，分别大于在外围区域PER中的第三p型列区域PC3的总电荷(PEQp)和由外延层EPI组成的n型列区域的总电荷(PEQn)。简而言之，在单元区域CR、过渡区域TR和外围区域PER中，每个总电荷设置为，在单元区域CR、过渡区域TR和外围区域PER中的每一个中，在获得电荷平衡的同时满足以下公式(2)：CQp>TQp>PEQp、CQn>TQn>PEQn...(2)。
[0121] 在第一实施例中，如参考图3A所描述的，在一个半导体芯片CHP中，半导体芯片CHP的击穿电压由在单元区域CR中的电荷平衡确定。处理条件因此确定为，使得在单元区域CR中，第一p型列区域PC1的总电荷(CQp)成为等于n型列区域NC的总电荷(CQn)(CQp＝CQn)，或者大于n型列区域NC的总电荷(CQn)(CQp＞CQn)，并且同时，pn结的击穿电压成为等于或者大于目标值。
[0122] 当满足公式(2)的关系时，在单元区域CR中的总电荷的理想范围内((CQp＝CQn)和(CQp＞CQn)的范围内)，在过渡区域TR中的总电荷也满足(TQp＝TQn)和(TQp＞TQn)，并且同时，在单元区域CR中的pn结的击穿电压总是低于在过渡区域TR中的pn结的击穿电压。另外，在单元区域CR中的总电荷的理想范围内((CQp＝CQn)和(CQp＞CQn)的范围内)，在外围区域PER中的总电荷也满足(PEQp＝PEQn)和(PEQp＞PEQn)，并且同时，在单元区域CR中的pn结的击穿电压总是低于在外围区域PER中的pn结的击穿电压。
[0123] 这意味着，当满足公式(2)的关系时，过渡区域TR的理想电荷平衡和外围区域PER的理想电荷平衡可以被包括在这样的面积(在图3A中示出的面积A1)中，其中由单元区域CR的电荷平衡所确定的总电荷落在以下范围内：(CQp＝CQn)和(CQp＞CQn)，并且可以获得等于或者大于目标值的pn结的击穿电压。换言之，在该面积(在图3A中示出的面积A1)中，在过渡区域TR中总电荷也满足(TQp＝TQn)和(TQp＞TQn)；在外围区域PER中总电荷也满足(PEQp＝PEQn)和(PEQp＞PEQn)；以及使在单元区域CR中的pn结的击穿电压总是低于在过渡区域TR和外围区域PER中的pn结的击穿电压。
[0124] 图3B是示出了在由本发明人研究的半导体器件中的pn结的击穿电压(BVdss)的电荷平衡的图表，作为当在单元区域中的电荷平衡的pn结的击穿电压(BVdss)的峰值和在外围区域中的电荷平衡的pn结的击穿电压(BVdss)的峰值偏移时的一个对比示例。
[0125] 甚至通过使在单元区域CR中的电荷平衡的pn结的击穿电压(BVdss)和在外围区域PER中的电荷平衡的pn结的击穿电压(BVdss)偏移，也可以使在单元区域CR中的pn结的击穿电压(BVdss)低于在外围区域PER中的pn结的击穿电压(BVdss)。然而，在外围区域PER中的其中n型列区域的总电荷(PEQn)变得大于第三p型列区域PC3的总电荷(PEQp)范围(PEQn＞PEQp，在图3B中示出的面积A3)，是不可以使用的。由此，在对比示例的半导体器件的制造期间的处理裕度(由图3B中的A2示出的面积)由此变得小于在第一实施例的半导体器件的制造期间的处理裕度(由在图3A中的A1示出的面积)。
[0126] 相较于对比示例的半导体器件，第一实施例的半导体器件可以用更宽的处理裕度来制造，并且因此是有利的。
[0127] 接下来，将对在单元区域CR、过渡区域TR和外围区域PER中的每一个中的p型列区域和n型列区域的结构进行详细描述。
[0128] (2-1)单元区域
[0129] 单元区域CR，如图2所示，在其中具有在半导体衬底1S的主表面上的外延层EPI中交替布置的多个第一p型列区域PC1和多个n型列区域NC。第一p型列区域PC1的总电荷(CQp)用以下公式表示：
[0130] CQp＝Np1×{CRWp×Dp×Tp} (3)
[0131] 其中Np1表示第一p型列区域PC1的p型杂质浓度，以及CRWp、Dp和Tp分别表示该区域的宽度、长度和深度。
[0132] n型列区域NC的总电荷(CQn)用以下公式表示：
[0133] CQn＝Nn×{CRWn×Dn×Tn} (4)
[0134] 其中Nn表示n型列区域NC的n型杂质浓度，以及CRWn、Dn和Tn分别表示该区域的宽度、长度和深度。
[0135] 第一p型列区域PC1的宽度CRWp、长度Dp和深度Tp，分别等于n型列区域NC的宽度CRWn、长度Dn和深度Tn，并且第一p型列区域PC1的p型杂质浓度(Np1)等于n型列区域NC的n型杂质浓度(Nn)。在根据第一实施例的功率MOSFET中，第一p型列区域PC1的p型杂质浓度(NP1)和n型列区域NC的n型杂质浓度(Nn)是例如3.0×1015/cm3。
[0136] 因此，在单元区域CR中，第一p型列区域PC1的总电荷(CQp)成为等于n型列区域NC的总电荷(CQn)，从而使得可以保持电荷平衡。
[0137] (2-2)过渡区域
[0138] 在过渡区域TR中，如图2所示，在半导体衬底的主表面上的外延层EPI具有彼此隔开的多个第二p型列区域PC2。外延层EPI的n型杂质浓度，低于在单元区域CR中的n型列区域NC的n型杂质浓度，并且是例如2.4×1015/cm3。
[0139] 第二p型列区域PC2的总电荷(TQp)用以下公式表示：
[0140] TQp＝Np2×{TWp×Dp×Tp} (5)
[0141] 其中Np2表示第二p型列区域PC2的p型杂质浓度，以及TRWp、Dp和Tp分别表示该区域的宽度、长度和深度。虽然在过渡区域TR中的第二p型列区域PC2的p型杂质浓度(Np2)等于在单元区域CR中的第一p型列区域PC1的p型杂质浓度(Np1)(Np2＝Np1)，但是第二p型列区域PC的宽度(TWp)小于在单元区域CR中的第一p型列区域PC1的宽度(CRWp)(TWp＜CRWp)。因此，在过渡区域TR中的第二p型列区域PC2的总电荷(TQp)成为小于在单元区域中的第一p型列区域PC1的总电荷(CQp)(TQp＜CQp)。
[0142] 由外延层EPI组成的n型列区域NC的总电荷(TQn)用以下公式表示：
[0143] TQn＝Nep×{TWn×Dp×Tp} (6)
[0144] 其中Nep表示由外延层EPI组成的n型列区域的n型杂质浓度，以及TWn、Dp和Tp分别表示该区域的宽度、长度和深度。在过渡区域TR中的外延层EPI的n型杂质浓度(Nep)，低于在单元区域CR中的n型列区域NC的n型杂质浓度(Nn)(Nep＜Nn)。甚至当在单元区域CR中的n型列区域NC的宽度(CRWn)等于在过渡区域TR中的由外延层EPI组成的n型列区域的宽度(TWn)时，在过渡区域TR中的由外延层EPI组成的n型列区域的总电荷(TQn)也成为小于在单元区域CR中的n型列区域NC的总电荷(CQn)(TQn
[0145] 因此，在过渡区域TR中的第二列区域PC2的总电荷(TQp)和由外延层EPI组成的n型列区域的总电荷(TQn)，分别成为小于在单元区域CR中的第一p型列区域PC1的总电荷(CQp)和n型列区域NC的总电荷(CQn)(TQp
[0146] 在上面的说明中，使在过渡区域TR中的第二p型列区域PC2的p型杂质浓度等于在单元区域CR中的第一p型列区域PC1的p型杂质浓度，并且使在过渡区域TR中的第二p型列区域PC2的宽度(TWp)小于在单元区域CR中的第一p型列区域PC1的宽度(CRWp)。使在过渡区域TR中的第二p型列区域PC2的总电荷(TQp)因此小于在单元区域CR中的第一p型列区域PC1的总电荷(CQp)。然而，存在另一示例。
[0147] 例如，可以使在过渡区域TR中的第二p型列区域PC2的宽度(TWp)等于在单元区域CR中的第一p型列区域PC1的宽度(CRWp)，并且使在过渡区域TR中的第二p型列区域PC2的p型杂质浓度低于在单元区域中的第一p型列区域PC1的p型杂质浓度。这可以使在过渡区域TR中的第二p型列区域PC2的总电荷(TQp)小于在单元区域中的第一p型列区域PC1的总电荷(CQp)。
[0148] (2-3)外围区域
[0149] 在外围区域中，如图2所示，在半导体衬底1S的主表面上的外延层EPI具有彼此隔开的多个第三p型列区域PC3。外延层EPI的n型杂质浓度低于在单元区域CR中的n型列区域的n型杂质浓度，并且是例如2.4×1015/cm3。
[0150] 第三p型列区域PC3的总电荷(PEQp)用以下公式表示：
[0151] PEQp＝Np3×{PEWp×Dp×Tp} (7)
[0152] 其中Np3表示第三p型列区域PC3的p型杂质浓度，以及PEWp、Dp和Tp分别表示该区域的宽度、长度和深度。在外围区域PER中的第三p型列区域PC3的p型杂质浓度(Np3)低于在过渡区域TR中的第二p型列区域PC2的p型杂质浓度(Np2)(Np3
[0153] 由外延层EPI组成的n型列区域的总电荷(PEQn)用以下公式表示：
[0154] PEQn＝Nep×{PEWn×Dp×Tp} (8)
[0155] 其中Nep表示由外延层EPI组成的n型列区域的n型杂质浓度，以及PEWn、Dp和Tp分别表示该区域的宽度、长度和深度。使在外围区域PER中的由外延层EPI组成的n型列区域的宽度(PEWn)小于在过渡区域TR中的由外延层EPI组成的n型列区域的宽度(TWn)(PEWn
[0156] 因此，在外围区域PER中的第三p型列区域PC3的总电荷(PEQp)和由外延层EPI组成的n型列区域的总电荷(PEQn)分别成为小于在过渡区域TR中的第二p型列区域PC2的总电荷(TQp)和由外延层EPI组成的n型列区域的总电荷(TQn)(PEQp
[0157] 在上面的说明中，使在外围区域PER中的第三p型列区域PC3的p型杂质浓度(Np3)低于在单元区域CR中的第一p型列区域PC1的p型杂质浓度(Np1)和在过渡区域TR中的第二p型列区域PC2的p型杂质浓度(Np2)。从而，使在外围区域PER中的第三p型列区域PC3的总电荷(PEQp)小于在单元区域CR中的第一p型列区域PC1的总电荷(CQp)和在过渡区域TR中的第二列区域PC2的总电荷(TQp)。然而，存在另一示例。
[0158] 例如，可以使在外围区域PER中的第三p型列区域PC3的p型杂质浓度(Np3)等于在过渡区域TR中的第二列区域PC2的p型杂质浓度(Np2)，并且使在外围区域PER中的第三列区域PC3的宽度(PEWp)和间距分别小于在过渡区域TR中的第二p型列区域PC2的宽度(TWp)和间距。这可以使在外围区域PER中的第三p型列区域PC3的总电荷(PEQp)小于在单元区域CR的第一p型列区域PC1的总电荷(CQp)和在过渡区域TR中的第二列区域PC2的总电荷(TQp)。
[0159] (3)特征和优点的总结
[0160] 根据第一实施例的半导体器件的特征在于，使在单元区域CR中的n型列区域NC的n型杂质浓度(Nn)高于在外围区域PER中的由外延层EPI组成的n型列区域的n型杂质浓度(Nep)；以及在于，在单元区域CR、过渡区域TR和外围区域PER中的每一个中保持电荷平衡。进一步地，其特征在于，如公式(2)所示，每个总电荷设置为，使在单元区域中的总电荷(CQp、CQn)大于在过渡区域TR中的总电荷(TQp、TQn)，并且使在过渡区域TR中的总电荷(TQp、TQn)大于在外围区域PER中的总电荷(PEQp、PEQn)。
[0161] 通过使在单元区域CR中的n型列区域NC的n型杂质浓度(Nn)高于在外围区域PER中的由外延层EPI组成的n型列区域的n型杂质浓度(Nep)，在单元区域CR中的pn结的击穿电压成为低于在外围区域PER中的pn结的击穿电压，从而使得雪崩击穿现象可以在单元区域CR中出现。可以在雪崩击穿现象在容易超过功率MOSFET的雪崩抗性的外围区域PER中发生之前，在不容易超过功率MOSFET的雪崩抗性的单元区域CR中引起雪崩击穿现象。结果，甚至当向功率MOSFET施加超过电源电压的电压引起雪崩击穿现象时，也可以避免导致功率MOSFET断裂的情形。
[0162] 在单元区域CR、过渡区域TR和外围区域PER中的每一个中保持电荷平衡，使在单元区域CR中的总电荷(CQp、CQn)大于在过渡区域TR中的总电荷(TQp、TQn)，并且使在过渡区域TR中的总电荷(TQp、TQn)大于在外围区域PER中的总电荷(PEQp、PEQn)。在单元区域CR中，具有在(CQp＝CQn)和(CQp>CQn)范围内的总电荷并且提供等于或者大于目标值的pn结的击穿电压的面积，可以用作半导体器件的制造期间的处理裕度。在该面积中，甚至在过渡区域TR中总电荷也满足TQp＝TQn和TQp＞TQn，并且在外围区域PER中总电荷满足PEQp＝PEQn和PEQp＞PEQn，并且同时，可以使在单元区域CR中的pn结的击穿电压总是低于在过渡区域TR和外围区域PER中的pn结的击穿电压。
[0163] 进一步地，通过将在单元区域CR中的n型列区域NC的n型杂质浓度(Nn)设置为高，功率MOSFET可以具有减小的导通电阻。
[0164] 因此，包括根据第一实施例的具有超结结构的功率MOSFET的半导体器件，可以具有改进的可靠性。
[0165] <制造半导体器件的方法>
[0166] 参照图4至图18，对制造根据第一实施例的半导体器件(功率MOSFET)的方法的一个示例进行描述。图4至图18是示出了第一实施例的半导体器件的制造步骤的截面图。在第一实施例中，将所谓“多重外延方法”的制造方法进行描述，在该“多重外延方法”中，将描述形成外延层的两个阶段。在此处示出的半导体器件中，在单元区域中的pn结的击穿电压为从600V至650V，并且在外围区域中的pn结的击穿电压为从650V至730V。这意味着，在此处描述的半导体器件中，在外围区域中的pn结的击穿电压比在单元区域中的pn结的击穿电压高出约50V至80V。在单元区域、过渡区域和外围区域中的每一个中形成的列区域，具有相同的长度和深度。
[0167] 如图4所示，提供了在其主表面(表面、上表面)上具有由n型半导体层组成的第一外延层EPI1的半导体衬底1S。例如，半导体衬底1S通过将诸如磷(P)或者砷(As)等n型杂质引入到单晶硅中来形成。外延层EPI1具有例如约2.4×1015/cm3的n型杂质浓度，并且外延层EPI1具有例如从约22μm至25μm的厚度。
[0168] 接下来，如图5所示，在外延层EPI1上形成图案化的抗蚀膜FR1。该抗蚀膜FR1形成为，使在单元区域CR中的n型列形成区域暴露出来，并且在包括过渡区域TR和外围区域PER的其他区域中覆盖外延层EPI1的上表面。
[0169] 通过将图案化的抗蚀膜FR1用作掩膜、进行离子注入，例如，将诸如磷(P)或者砷(As)等n型杂质引入到在单元区域CR中的外延层EPI1中，来形成多个n型列区域NC，同时使这些n型列区域彼此隔开。
[0170] 通过在不同注入能量下多次进行离子注入，该多个n型列区域NC形成为，从外延层EPI1的下表面延伸至其上表面、基本上为列形。n型列区域NC的n型杂质浓度是例如约3.0×1015/cm3。
[0171] 接下来，如图6所示，在去除抗蚀膜FR1之后，在外延层EPI1上形成图案化的抗蚀膜FR2。抗蚀膜FR2形成为，使在单元区域CR中的第一p型列形成区域和在过渡区域TR中的第二p型列形成区域暴露出来，并且在包括外围区域PER的其他区域中覆盖外延层EPI1的上表面。
[0172] 通过将图案化的抗蚀膜FR2用作掩膜、进行离子注入，例如，将诸如硼(B)等p型杂质引入到在单元区域CR和过渡区域TR中的外延层EPI1中，来形成多个第一p型列区域PC1、同时使这些第一p型列区域PC1彼此隔开，并且在过渡区域TR中形成多个第二p型列区域PC2、同时使这些第二p型列区域PC2彼此隔开。在过渡区域TR中，外延层EPI1的夹设在彼此相邻的第二p型列区域PC2之间的部分区域成为n型列区域。
[0173] 例如，通过在不同注入能量下多次进行离子注入，在单元区域CR中的第一p型列区域PC1和在过渡区域TR中的第二p型列区域PC2形成为，从外延层EPI1的下表面延伸至其上表面、基本上为列形。
[0174] 设置在单元区域CR中的第一p型列区域PC1的p型杂质浓度、宽度和间距，从而使得在单元区域CR中保持电荷平衡。作为根据第一实施例的半导体器件，示出了将第一p型列区域PC1的宽度和在单元区域CR中的n型列区域NC的宽度被设置为1:1的示例。在这种情况下，将第一p型列区域PC1的p型杂质浓度被设置为，使第一p型列区域PC1的总电荷(CQp)等于n型列区域NC的总电荷(CQn)(CQp＝CQn)。因此，第一p型列区域PC1的p型杂质浓度等于n型列区域NC的n型杂质浓度，并且是例如约3.0×1015/cm3。
[0175] 相似地，设置在过渡区域TR中的第二p型列区域PC2的p型杂质浓度、宽度和间距，从而使得在过渡区域TR中保持电荷平衡。进一步地，需要将在过渡区域TR中的第二p型列区域PC2的总电荷(TQp)设置为小于在单元区域CR的第一p型列区域PC1的总电荷(CQp)(CQp>TQp)。进一步地，需要将在过渡区域TR中的由外延层EPI1组成的n型列区域的总电荷(TQn)设置为小于在单元区域CR中的n型列区域NC的总电荷(CQn)(CQn>TQn)。
[0176] 由于在过渡区域TR中的第二p型列区域PC2和在单元区域CR中的第一p型列区域PC1通过相同的步骤形成，所以第二p型列区域PC2的宽度实现为小于第一p型列区域PC1的宽度。进一步地，在过渡区域TR中，外延层EPI1的部分区域成为n型列区域，从而使得由外延层EPI1组成的n型列区域的宽度(指第二p型列区域PC2的间距)被调节，以便使第二p型列区域PC2的总电荷(TQp)等于由外延层EPI1组成的n型列区域的总电荷(TQn)(TQp＝TQn)[0177] 虽然在过渡区域TR中的第二p型列区域PC2的宽度实现为小于在单元区域CR中的第一p型列区域PC1的宽度，但是宽度的设置并不限于此。例如，可以使在过渡区域TR中的第二p型列区域PC2的宽度等于在单元区域CR中的第一p型列区域PC1的宽度，并且使在过渡区域TR中的第二p型列区域PC2的p型杂质浓度低于在单元区域CR中的第一p型列区域PC1的p型杂质浓度。
[0178] 接下来，如图7所示，在去除抗蚀膜FR2之后，在外延层EPI1上形成图案化的抗蚀膜FR3。抗蚀膜FR3形成为，使在外围区域PER中的第三p型列形成区域暴露出来，并且在包括过渡区域TR和外围区域PER的其他区域中覆盖外延层EPI1的上表面。
[0179] 通过将图案化的抗蚀膜FR3用作掩膜、进行离子注入，例如，将诸如硼(B)等p型杂质引入到在外围区域PER中的外延层EPI1中，形成多个第三p型列区域PC3，同时使这些第三p型列区域PC3彼此隔开。在外围区域PER中，外延层EPI1的夹设在彼此相邻的第三p型列区域PC3之间的部分区域成为n型列区域。
[0180] 通过在不同注入能量下多次进行离子注入，在外围区域PER中的第三p型列区域PC3中的每一个形成为，从外延层EPI1的下表面延伸至其上表面、基本上为列形。
[0181] 设置在外围区域PER中的第三p型列区域PC3的p型杂质浓度、宽度和间距，从而使得保持电荷平衡。作为根据第一实施例的半导体器件，示出了其中第三p型列区域PC3的宽度和在外围区域PER中的由外延层EPI1组成的n型列区域的宽度被设置为1:1的一个示例。在这种情况下，第三p型列区域PC3的p型杂质浓度被设置为，使第三p型列区域PC3的总电荷(PEQp)等于由外延层EPI1组成的n型列区域的总电荷(PEQn)(PEQp＝PEQn)。因此，第三p型列区域PC3的p型杂质浓度等于外延层EPI1的n型杂质浓度，并且是例如约2.4×1015/cm3。
[0182] 进一步地，需要将在外围区域PER中的第三p型列区域PC3的总电荷(PEQp)设置为小于在过渡区域TR中的第二p型列区域PC2的总电荷(TQp)(TQp>PEQp)。需要将在外围区域PER中的由外延层EPI1组成的n型列区域的总电荷(PEQn)设置为小于在过渡区域TR中的由外延层EPI1组成的n型列区域的总电荷(TQn)(TQn>PEQn)。
[0183] 由于在外围区域PER中的n型列区域和在过渡区域TR中的n型列区域中的每一个都由相同的外延层EPI1组成，所以在外围区域PER中的由外延层EPI1组成的n型列区域的宽度实现为小于在过渡区域TR中的由外延层EPI1组成的n型列区域的宽度。进一步地，由于在外围区域PER中的第三p型列区域PC3和在过渡区域TR中的第二p型列区域PC2分别由不同的步骤形成，所以使得在外围区域PER中的第三p型列区域PC3的p型杂质浓度低于在过渡区域TR中的第二p型列区域PC2的p型杂质浓度。
[0184] 此处，将在外围区域PER中的第三p型列区域PC3的p型杂质浓度被设置为低于在过渡区域TR中的第二p型列区域PC2的p型杂质浓度，但是浓度的设置并不限于此。例如，在将在外围区域PER中的第三p型列区域PC3的p型杂质浓度被设置为等于在过渡区域TR中的第二p型列区域PC2的p型杂质浓度的同时，可以使在外围区域PER中的第三p型列区域PC3的宽度小于在过渡区域TR中的第二p型列区域PC2的宽度。
[0185] 如图8所示，在第一外延层EIP1上形成第二外延层EPI2。外延层EPI2的杂质浓度是例如约2.4×1015/cm3，并且外延层EPI2的厚度是例如从约22μm至25μm。
[0186] 接下来，如图9所示(与上面参考图5描述的步骤相似)，在外延层EPI2上形成图案化的抗蚀膜FR4。通过将该抗蚀膜FR4用作掩膜、进行离子注入，例如，将诸如磷(P)或者砷(As)等n型杂质引入到在单元区域CR中的外延层EPI2中。在外延层EPI2中形成待分别电耦合至形成在外延层EPI1中的多个n型列区域NC的多个n型列区域NC，同时使这些n型列区域NC彼此隔开。n型列区域NC的n型杂质浓度是例如约3.0×1015/cm3。
[0187] 接下来，如图10所示(与上面参考图6描述的步骤相似)，在去除抗蚀膜FR4之后，在外延层EPI2上形成图案化的抗蚀膜FR5。通过将该抗蚀膜FR5用作掩膜、进行离子注入，例如，将诸如硼(B)等p型杂质引入到在单元区域CR和过渡区域TR中的外延层EPI2中。在单元区域CR中，由此，在外延层EPI2中形成待分别电耦合至形成在外延层EPI1中的多个第一p型列区域PC1的多个第一p型列区域PC1，同时使这些第一p型列区域PC1彼此隔开。在过渡区域TR中，在外延层EPI2中，形成待分别电耦合至形成在外延层EPI1中的多个第二p型列区域PC2的多个第二p型列区域PC2，同时使这些第二p型列区域PC2彼此隔开。第一p型列区域PC1和第二p型列区域PC2的p型杂质浓度均是例如约3.0×1015/cm3。第一p型列区域PC1和第二p型列区域PC2形成为，使得在单元区域CR和过渡区域TR中的每一个中保持电荷平衡。
[0188] 结果，根据第一实施例，在单元区域CR中形成了具有交替布置的第一p型列区域PC1和n型列区域NC的超结结构，而在过渡区域TR中形成了具有交替布置的第二p型列区域PC2和由外延层EPI1或者EPI2组成的n型列区域的超结结构。
[0189] 接下来，如图11所示(与上面参考图7描述的步骤相似)，在去除抗蚀膜FR5之后，在外延层EPI2上形成图案化的抗蚀膜FR6。通过将该抗蚀膜FR6用作掩膜、进行离子注入，例如，将诸如硼(B)等p型杂质引入到在外围区域PER中的外延层EPI2中。在外围区域PER中，在外延层EPI2中，形成待分别电耦合至形成在外延层EPI1中的多个第三p型列区域PC3的多个第三p型列区域PC3，同时使这些第三p型列区域PC3彼此隔开。第三p型列区域PC3的杂质浓度是例如约2.4×1015/cm3，并且第三p型列区域PC3形成为，在外围区域PER中保持电荷平衡。
[0190] 结果，根据第一实施例，在外围区域PER中形成具有交替布置的第三p型列区域PC3和由外延层EPI1或者EPI2组成的n型列区域NC的超结结构。
[0191] 在第一实施例中，已经对分别地形成两个外延层EPI1和EPI2的“多重外延方法”进行了描述，但是层数并不限于此。例如，在具有600V的源极/漏极击穿电压(BDdss)的器件中，外延层由6层至7层组成。
[0192] 在第一实施例中，外延层EPI1和EPI2中的每一个都具有从22μm至25μm的厚度，但是其厚度取决于单元间距的设计。当在高能量下执行离子注入时，离子分布通常在方向x(单元间距)、方向y(深度)和方向z(长度)上加宽。甚至当在光刻技术中使用具有减小宽度的掩膜时，p型列区域也不可避免地具有增加的宽度。为了减少单元间距以降低导通电阻，可以通过在减小外延层EPI1和EPI2中的每一个的厚度至从约3μm至5μm的同时、降低注入能量，来维护窄的单元间距。然而，为了确保击穿电压，必须由3层或者更多层形成外延层EPI并且增加离子注入次数。进一步地，在第一实施例中，需要将由3层或者更多层组成的外延层EPI的总厚度被设置为例如从约40μm至50μm。该厚度对于确保击穿电压是必要的。
[0193] 如上所描述的，根据第一实施例，可以通过“多重外延方法”在外延层EPI1和EPI2中形成超结结构。
[0194] 接下来，将对在其中具有超结结构的外延层EPI1和EPI2的上表面上形成元件部分的步骤进行描述。
[0195] 首先，如图12所示，将外延层EPI2的上表面平坦化。
[0196] 接下来，如图13所示，通过光刻技术和离子注入，在单元区域CR和过渡区域TR中形成沟道区域CH。该沟道区域CH是通过例如将诸如硼(B)等p型杂质引入到外延层EPI2中而形成的p型半导体区域。然后，在外延层EPI2的上表面上形成栅极绝缘膜GOX，之后在栅极绝缘膜GOX上形成导体膜PF1。栅极绝缘膜GOX由例如氧化硅膜制成，并且例如通过热氧化形成。然而，栅极绝缘膜GOX不限于氧化硅膜，而是，其可以是以氧化铪膜为代表并且具有比氧化硅膜的介电常数更高的介电常数的高介电常数膜。待形成在栅极绝缘膜GOX上的导体膜PF1由例如多晶硅膜制成，并且例如通过CVD(化学汽相沉积)形成。
[0197] 如图14所示，然后通过光刻技术和蚀刻，将导体膜PF1图案化。从而，在单元区域CR中形成多个栅极电极GE，在过渡区域TR中形成栅极引线部GPU，以及在外围区域PER中形成多个电极(伪电极)。栅极引线部GPU电耦合至栅极电极GE。
[0198] 接下来，通过光刻技术和离子注入，在单元区域CR中形成与栅极电极GE对准的多个源极区域SR，并且在过渡区域TR中形成源极引线区域SPR。源极区域SR和源极引线区域SPR是通过将例如诸如磷(P)或者砷(As)等n型杂质引入到外延层EPI2中而形成的n型半导体区域。在单元区域CR中形成的源极区域SR电耦合至形成在过渡区域TR中的源极引线区域SPR。
[0199] 接下来，如图15所示，在外延层EPI2上形成用以覆盖栅极电极GE、栅极引线部GPU和电极(伪电极)FFP的层间绝缘膜IL。该层间绝缘膜IL由例如氧化硅膜制成，并且例如通过CVD形成。
[0200] 接下来，通过光刻技术和蚀刻，在单元区域CR中的彼此相邻的栅极电极GE之间的层间绝缘膜IL中，形成具有到达源极区域SR的底部的开口部。同时，形成使过渡区域TR的栅极引线部GPU的一部分从其暴露出来的开口部。在过渡区域TR中，通过在层间绝缘膜IL中形成开口部，使源极引线区域SPR暴露出来。
[0201] 接下来，通过光刻技术和离子注入，在单元区域CR中的每个源极区域SR的中心部分处，形成具有到达沟道区域CH的底部的主体接触区域BC。该主体接触区域BC是例如通过将例如诸如硼(B)等p型杂质引入到外延层EPI2中而形成的p型半导体区域，并且其形成为，使主体接触区域BC的杂质浓度高于沟道区域CH的杂质浓度。
[0202] 接下来，如图16所示，在层间绝缘膜IL(包括使源极区域SR从其暴露出来的开口部、使栅极引线部GPU从其暴露出来的开口部、以及使源极引线区域SPR从其暴露出来的开口部)上形成金属膜。该金属膜由例如钨化钛膜和铝膜的堆叠膜制成，并且例如通过溅射形成。
[0203] 然后，通过光刻技术和蚀刻，将金属膜图案化。从而在单元区域CR中形成待电耦合至源极区域SR和本体接触区域BC的源极电极SE。在过渡区域TR中，形成待电耦合至栅极引线部GPU的栅极引线电极GEP、和待电耦合至源极引线区域SPR的源极引线电极SPE。
[0204] 接下来，如图17所示，表面保护膜PAS形成为，覆盖源极电极SE、栅极引线电极GPE和源极引线电极SPE。通过光刻技术和蚀刻，将表面保护膜PAS图案化，以使源极电极SE的部分区域、栅极引线电极GPE的部分区域和源极引线电极SPE的部分区域从表面保护膜PAS暴露出来。从表面保护膜PAS暴露出来的这些区域，可以充当外部耦合区域。
[0205] 接下来，如图18所示，从背表面(即，半导体衬底1S的在与主表面相对的侧的表面)对半导体衬底1S进行抛光，以减薄半导体衬底1S。通过溅射或者汽相沉积，在半导体衬底1S的背表面上形成金属膜，该金属膜将是漏极电极DE。如上所述，可以制造根据第一实施例的具有带有超结结构的功率MOSFET的半导体器件。
[0206] (第二实施例)
[0207] 在第一实施例中，已经对将创新技术思想应用于通过“多重外延方法”形成的具有超结结构的功率MOSFET的一个示例进行了描述。另一方面，在第二实施例中，将对将创新技术思想应用于具有通过“沟槽填充方法”形成的超结结构的功率MOSFET的一个示例进行描述。<半导体器件的构成>
[0208] 图19是示出了根据第二实施例的半导体器件(功率MOSFET)的构成的截面图。在图19中示出的根据第二实施例的功率MOSFET具有与在图2中示出的第一实施例的功率MOSFET的构成几乎相似的构成，从而使得在下文中将主要对它们之间的不同之处进行描述。
[0209] 在根据第二实施例的半导体器件中，在单元区域CR中的多个第一p型列区域PC1、在过渡区域TR中的多个第二p型列区域PC2、和在外围区域PER中的多个第三p型列区域PC3，通过用p型半导体膜填充沟槽来形成。这是与根据第一实施例的通过离子注入形成第一p型列区域PC1、第二p型列区域PC2、第三p型列区域PC3和n型列区域NC而得到的半导体器件(参见图2)的不同之处。然而，第一p型列区域PC1、第二p型列区域PC2和第三p型列区域PC3它们的功能自身，与第一实施例的半导体器件的第一p型列区域PC1、第二p型列区域PC2和第三p型列区域PC3的功能类似。
[0210] 同样，根据第二实施例的半导体器件的特征在于，使在单元区域CR中的第一n型列区域NC1的n型杂质浓度(Nn)高于在外围区域PER中的第三n型列区域NC3的n型杂质浓度(Nep)；以及其特征在于，在单元区域CR、过渡区域TR和外围区域PER中的每一个中，保持电荷平衡。进一步地，其特征在于，每个总电荷被设置为，使在单元区域CR中的总电荷(CQp、CQn)超过在过渡区域TR中的总电荷(TQp、TQn)，并且使在过渡区域TR中的总电荷(TQp、TQn)超过在外围区域PER中的总电荷(PEQp、PEQn)。
[0211] 简而言之，如在第一实施例中一样，根据第二实施例的包括具有超结结构的功率MOSFET的半导体器件可以具有改进的可靠性。
[0212] <制造半导体器件的方法>
[0213] 接下来将参考图20至图32，对制造根据第二实施例的半导体器件(功率MOSFET)的方法的一个示例进行描述。图20至图32是示出了根据第二实施例的半导体器件的制造步骤的截面图。在第二实施例中，将对称为“沟槽填充方法”的制造方法进行描述。在本文所阐释的半导体器件中，在单元区域中的pn结的击穿电压为从600V至650V，并且在外围区域中的pn结的击穿电压为从700V至750V。这意味着，在该半导体器件中，在外围区域中的pn结的击穿电压比在单元区域中的pn结的击穿电压高出约50V至150V。在单元区域、过渡区域和外围区域中形成的列区域，具有相同的长度和相同的深度。
[0214] 首先，如图20所示，提供了半导体衬底1S，其在主表面(表面、上表面)上具有由n型半导体层制成的外延层EPIL，并且具有低杂质浓度的。该半导体衬底1S通过例如将磷(P)或者砷(As)等n型杂质引入到单晶硅中而形成。外延层EPIL具有例如约2.4×1015/cm3的n型杂质浓度，并且外延层EPIL具有例如从约40μm至50μm的厚度。
[0215] 接下来，如图21所示，在外延层EPIL上形成图案化的抗蚀膜FR7。抗蚀膜FR7形成为，在外围区域PER中覆盖外延层EPIL的上表面。
[0216] 通过将图案化的抗蚀膜FR7用作掩膜、进行离子注入，例如，将诸如磷(P)等n型杂质引入到在单元区域CR和过渡区域TR中的外延层EPIL中。然后，执行退火以使引入到外延层EPIL中的n型杂质扩散，以在单元区域CR和过渡区域TR中形成具有高杂质浓度的外延层EPIH。外延层EPIH具有例如约3.0×1015/cm3的n型杂质浓度。
[0217] 接下来，如图22所示，在去除抗蚀膜FR7之后，在外延层EPIH和EPIL上形成图案化的抗蚀膜FR8。抗蚀膜FR8形成为，使在过渡区域TR中的第二p型列区域和在外围区域PER中的第三p型列区域暴露出来，并且在其他区域(包括单元区域CR)中覆盖外延层EPIH和EPIL的上表面。
[0218] 通过将图案化的抗蚀膜FR8用作掩膜、进行蚀刻，在过渡区域TR中的外延层EPIH中和在外围区域PER中的外延层EPIL中形成多个沟槽DTP。沟槽DTP具有例如从约88.0°至90°的锥度。
[0219] 此时，外延层EPIH的夹设在彼此相邻的沟槽DTP之间的部分区域成为在过渡区域TR中的第二n型列区域NC2，而外延层EPIL的夹设在彼此相邻的沟槽DTP之间的部分区域成为在外围区域PER中的第三n型列区域。
[0220] 接下来，如图23所示，去除抗蚀膜FR8。然后，通过沟槽填充外延生长，在形成在过渡区域TR中的外延层EPIH中的沟槽DTP中，形成由p型半导体区域组成的第二p型列区域PC2，而在形成在外围区域PER中的外延层EPIL中的沟槽DTP中，形成由p型半导体区域组成的第三p型列区域PC3。
[0221] 设置在外围区域PER中的第三p型列区域PC3的p型杂质浓度、宽度和间距，以在外围区域PER中保持电荷平衡。作为根据第二实施例的半导体器件，示出了在外围区域PER中的第三p型列区域PC3的宽度和第三n型列区域NC3的宽度被设置为1:1的示例。在这种情况下，第三p型列区域PC3的p型杂质浓度被设置为，使第三p型列区域PC3的总电荷(PEQp)等于第三n型列区域NC3的总电荷(PEQn)(PEQp＝PEQn)。因此，第三p型列区域PC3的p型杂质浓度等于构成第三n型列区域NC3的外延层EPIL的n型杂质浓度，并且是例如约2.4×1015/cm3。
[0222] 相似地，设置在过渡区域TR中的第二p型列区域PC2的p型杂质浓度、宽度和间距，以在过渡区域TR中保持电荷平衡。在过渡区域TR中的第二n型列区域NC2的n型杂质浓度是例如约3.0×1015/cm3。由于第二p型列区域PC2和第三p型列区域PC3通过相同的步骤形成，所以第二p型列区域PC2的p型杂质浓度是例如约2.4×1015/cm3。例如，通过使第二p型列区域PC2的宽度大于第二n型列区域NC2的宽度，可以使第二p型列区域PC2的总电荷(TQp)等于第二n型列区域NC2的总电荷(TQn)(TQp＝TQn)。
[0223] 进一步地，需要将在过渡区域TR中的第二p型列区域PC2的总电荷(TQp)设置为大于在外围区域PER中的第三p型列区域PC3的总电荷(PEQp)(TQp>PEQp)。再进一步地，需要将在过渡区域TR中的由外延层EPIH组成的n型列区域的总电荷(TQn)设置为大于在外围区域PER中的由外延层EPIL组成的型列区域的总电荷(PEQn)(TQn>PEQn)。
[0224] 然而，上面的设置(TQp>PEQp、TQn>PEQn)，也可以通过使在过渡区域TR中的第二n型列区域NC2的n型杂质浓度高于在外围区域PER中的第三n型列区域NC3的n型杂质浓度、并且使在过渡区域TR中的第二p型列区域PC2的宽度大于在外围区域PER中的第三p型列区域PC3的宽度来实现。
[0225] 结果，根据第二实施例，形成了在过渡区域TR中具有交替布置的第二p型列区域PC2和第二n型列区域NC2的超结结构、并且在外围区域PER中具有交替布置的第三p型列区域PC3和第三n型列区域NC3的超结结构。
[0226] 接下来，如图24所示，在外延层EPIH和EPIL上形成图案化的抗蚀膜FR9。抗蚀膜FR9形成为，使在单元区域CR中的第一p型列形成区域从其暴露出来，并且在包括过渡区域TR和外围区域PER的其他区域中覆盖外延层EPIH和EPIL的上表面。
[0227] 通过将图案化的抗蚀膜FR9用作掩膜、进行蚀刻，在单元区域CR中的外延层EPIH中形成多个沟槽DC。沟槽DC具有例如从约88.0°至90°的锥度。
[0228] 在单元区域CR中，外延层EPIH的夹设在彼此相邻的沟槽之间的部分区域成为第一n型列区域NC1。
[0229] 接下来，如图25所示，去除抗蚀膜FR9。
[0230] 接下来，如图26所示，例如，通过沟槽填充外延生长，在形成在单元区域CR中的外延层EPIH中的沟槽DC中，形成由p型半导体区域组成的第一p型列区域PC1。
[0231] 设置在单元区域CR中的第一p型列区域PC1的p型杂质浓度、宽度和间距，以在单元区域CR中保持电荷平衡。作为根据第二实施例的半导体器件，示出了在单元区域CR中的第一p型列区域PC1的宽度和第一n型列区域NC1的宽度被设置为1:1的示例。在这种情况下，第一p型列区域PC1的p型杂质浓度被设置为，使第一p型列区域PC1的总电荷(CQp)等于第一n型列区域NC1的总电荷(CQn)(CQp＝CQn)。
[0232] 需要将在单元区域CR中的第一p型列区域PC1的总电荷(CQp)设置为大于在过渡区域TR中的第二p型列区域PC2的总电荷(TQp)(CQp>TQp)，并且需要将在单元区域CR中的第一n型列区域NC1的总电荷(CQn)设置为大于在过渡区域TR中的第二n型列区域NC2的总电荷(TQn)(CQn>TQn)。
[0233] 因此，在根据第二实施例的半导体器件中，由于在单元区域CR中的第一n型列区域NC1的n型杂质浓度等于在过渡区域TR中的第二n型列区域NC2的n型杂质浓度，所以使在单元区域CR中的第一n型列区域NC1的宽度大于在过渡区域TR中的第二n型列区域NC2的宽度。进一步地，使在单元区域CR中的第一p型列区域PC1的p型杂质浓度高于在过渡区域TR中的第二p型列区域PC2的p型杂质浓度。
[0234] 结果，根据第二实施例，在单元区域CR中形成具有交替布置的第一p型列区域PC1和第一n型列区域NC1的超结。
[0235] 接下来，将对在具有超结结构的外延层EPIH和EPIL的上表面上形成元件部分的步骤进行描述。
[0236] 首先，将外延层EPIH和EPIL的上表面平坦化。
[0237] 接下来，如图27所示，通过光刻技术和离子注入，在单元区域CR和过渡区域TR中形成沟道区域CH。该沟道区域CH是通过例如将诸如硼(B)等p型杂质引入到外延层EPIH和EPIL中而形成的p型半导体区域。然后，在外延层EPIH和EPIL的上表面上，形成栅极绝缘膜GOX；之后，在栅极绝缘膜GOX上形成导体膜PF1。栅极绝缘膜GOX由例如氧化硅膜制成，并且例如通过热氧化形成。然而，栅极绝缘膜GOX不限于氧化硅膜，并且其可以是具有比氧化硅膜的介电常数更高的介电常数并且以氧化铪膜为代表的高介电常数膜。待形成在栅极绝缘膜GOX上的导体膜PF1由例如多晶硅膜制成，并且例如通过CVD形成。
[0238] 接下来，如图28所示，通过光刻技术和蚀刻，将导体膜PF1图案化。通过该图案化，在单元区域CR中形成多个栅极电极GE，在过渡区域TR中形成栅极引线部GPU，以及在外围区域PER中形成多个电极(伪电极)FFP。栅极引线部GPU电耦合至栅极电极GE。
[0239] 接下来，通过光刻技术和离子注入，在单元区域CR中形成与栅极电极GE对准的多个源极区域SR，并且在过渡区域TR中形成源极引线区域SPR。源极区域SR和源极引线区域SPR是通过例如将诸如磷(P)或者砷(As)等n型杂质引入到外延层EPIH和EPIL中而形成的n型半导体区域。在单元区域CR中形成的源极区域SR电耦合至形成在过渡区域TR中的源极引线区域SPR。
[0240] 接下来，如图29所示，在外延层EPIH和EPIL上，形成用以覆盖栅极电极GE、栅极引线部GPU和电极(伪电极)FFP的层间绝缘膜IL。该层间绝缘膜IL由例如氧化硅膜制成，并且例如通过CVD形成。
[0241] 接下来，通过光刻技术和蚀刻，在单元区域CR中的彼此相邻的栅极电极GE之间的层间绝缘膜IL中，形成具有到达源极区域的底部的开口部。同时，形成使过渡区域TR的栅极引线部GPU的一部分从其暴露出来的开口部。在过渡区域TR中，通过在层间绝缘膜IL中形成开口部，使源极引线区域SPR暴露出来。
[0242] 接下来，通过光刻技术和离子注入，在单元区域CR中的每个源极区域SR的中心部分处，形成具有到达沟道区域CH的底部的主体接触区域BC。该主体接触区域BC是例如通过例如将诸如硼(B)等p型杂质引入到外延层EPIH和EPIL中而形成的p型半导体区域，并且其形成为，使在主体接触区域BC中的杂质浓度高于在沟道区域CH中的杂质浓度。
[0243] 接下来，如图30所示，在层间绝缘膜IL(包括使源极区域SR从其暴露出来的开口部、使栅极引线部GPU从其暴露出来的开口部、以及使源极引线区域SPR从其暴露出来的开口部)上，形成金属膜。该金属膜由例如钨化钛膜和铝膜的堆叠膜制成，并且例如通过溅射形成。
[0244] 然后，通过光刻技术和蚀刻，将金属膜图案化。从而在单元区域CR中形成待电耦合至源极区域SR和本体接触区域BC的源极电极SE。在过渡区域TR中，形成待电耦合至栅极引线部GPU的栅极引线电极GEP、和待电耦合至源极引线区域SPR的源极引线电极SPE。
[0245] 接下来，如图31所示，形成表面保护膜PAS，以覆盖源极电极SE、栅极引线电极GPE和源极引线电极SPE。通过光刻技术和蚀刻，将该表面保护膜PAS图案化，以使源极电极SE的部分区域、栅极引线电极GPE的部分区域和源极引线电极SPE的部分区域从表面保护膜PAS暴露出来。从表面保护膜PAS暴露出来的这些区域可以充当外部耦合区域。
[0246] 接下来，如图32所示，从背表面(即，半导体衬底1S的在与主表面相对的侧的表面)对半导体衬底1S进行抛光，以减薄半导体衬底1S。通过溅射或者汽相沉积，在半导体衬底1S的背表面上形成金属膜，该金属膜将成为漏极电极DE。如上所述，可以制造根据第二实施例的具有带有超结结构的功率MOSFET的半导体器件。
[0247] <沟槽填充方法的优点>
[0248] 例如，在超结结构中，从减小导通电阻的观点来看，使在p型列区域与n型列区域之间的距离变窄是有效的，这是因为增加在作为电流路径的n型列区域中的n型杂质浓度是可取的。换言之，当增加n型列区域的n型杂质浓度以便减小导通电阻时，耗尽层至n型列区域的延伸变得更小。因此，为了耗尽整个n型列区域，需要使n型列区域的宽度变窄。因此，必须增加n型列区域的n型杂质浓度从而减小在具有超结结构的功率MOSFET中的导通电阻，并且同时，考虑到确保击穿电压，必须使在p型列区域与n型列区域之间的距离变窄。
[0249] 关于这方面，“多重外延方法”使用离子注入来形成p型列区域。考虑到杂质扩散效应，不能高效地使在p型列区域与n型列区域之间的距离变窄。另一方面，在“沟槽填充方法”中，通过对形成在外延层中的沟槽进行填充的沟槽填充方法，来形成p型列区域。在“沟槽填充方法”中，p型列区域的形成精确度由沟槽的形成精确度确定。沟槽通过光刻技术形成。由于光刻技术的精确度高于离子注入的精确度，所以“沟槽填充方法”可以比“多重外延方法”更加精确地形成p型区域。这意味着，相较于“多重外延方法”，“沟槽填充方法”能够使在p型列区域与n型列区域之间的距离变窄。结果，“沟槽填充方法”优于“多重外延方法”，因为可以制造具有更小导通电阻的功率MOSFET。换言之，“沟槽填充方法”优于“多重外延方法”是因为前一种方法可以在确保击穿电压的同时制造具有更小导通电阻的功率MOSFET。
[0250] 可以通过向形成在外延层中的沟槽添加锥角，来抑制寄生npn双极晶体管的导通操作。接下来将参考图33，对可以抑制寄生npn双极晶体管的导通操作的原因进行描述。
[0251] 图33包括示出了pn结的击穿电压(BVdss)的电荷平衡的图表、示出了pn结部分的总电荷分布的示意图、以及示出了pn结部分的场强度的示意图。图33A示出了当p型列区域的总电荷(Qp)基本上等于n型列区域的总电荷(Qn)(Qp≈Qn)时的场强度等。图33B示出了当p型列区域的总电荷(Qp)大于n型列区域的总电荷(Qn)(Qp＞Qn)时的场强度等。图33C示出了当p型列区域的总电荷(Qp)小于n型列区域的总电荷(Qn)(Qp＜Qn)时的场强度等。
[0252] 如在图33A中的电荷平衡所示，当p型列区域的总电荷(Qp)基本上等于n型列区域的总电荷(Qn)(Qp≈Qn)时，pn结的击穿电压(BVdss)达到最大值。甚至当在p型列区域的总电荷(Qp)中和在n型列区域的总电荷(Qn)中发生了约±10％的总电荷(Qp)变化时，pn结的击穿电压(BVdss)也仅略微降低。
[0253] 如在图33A中的总电荷分布和场强度所示，当其中待形成p型列区域的沟槽具有锥度、并且p型列区域的总电荷(Qp)和n型列区域的总电荷(Qn)基本上彼此相等(Qp≈Qn)时，可以使场强度在p型列区域和n型列区域的深度方向上的中间点处达到最大值。
[0254] 如在图33B中的电荷平衡所示，当p型列区域的总电荷(Qp)大于n型列区域的总电荷(Qn)(Qp＞Qn)时，pn结的击穿电压(BVdss)随着p型列区域的总电荷(Qp)超过n型列区域的总电荷(Qn)而逐渐降低。
[0255] 如在图33B中的总电荷分布和场强度所示，当其中待形成p型列区域的沟槽具有锥度、并且p型列区域的总电荷(Qp)大于n型列区域的总电荷(Qn)(Qp＞Qn)时，场强度在比在p型列区域和n型列区域的深度方向上的中间点更深的位置处，达到最大值。换言之，当p型列区域的总电荷(Qp)大于n型列区域的总电荷(Qn)(Qp＞Qn)时的最大场强度所在位置，比当p型列区域的总电荷(Qp)基本上等于n型列区域的总电荷(Qn)(Qp≈Qn)时的最大场强度所在位置，更加远离外延层的上表面。
[0256] 在该最大场强度附近发生雪崩击穿现象。由于该最大场强度所在位置远离外延层的上表面，所以此处生成的雪崩电流倾向于分散在长度方向上，尽管有一股流至沟道区域。因此，雪崩电流密度降低，并且将源极区域用作发射极区域、将沟道区域用作基极区域并且将n型列区域用作集电极区域的寄生npn双极晶体管的导通操作被抑制。
[0257] 另一方面，如在图33C中的电荷平衡所示，当p型列区域的总电荷(Qp)小于n型列区域的总电荷(Qn)(Qp
[0258] 如在图33C中的总电荷分布和场强度所示，当其中待形成p型列区域的沟槽具有锥度、并且p型列区域的总电荷(Qp)小于n型列区域的总电荷(Qn)(Qp
[0259] 在该最大场强度所在位置附近发生雪崩击穿现象。由于该最大场强度所在位置靠近外延层的上表面，所以此处生成的雪崩电流在保持高雪崩电流强度的同时流动，尽管有一股流至沟道区域，从而将源极区域用作发射极区域、将沟道区域用作基极区域并且将n型列区域用作集电极区域的寄生npn双极晶体管的导通操作倾向于发生。
[0260] 在“沟槽填充方法”中，因此可以通过向形成在外延层中的沟槽添加锥角并且使p型列区域的总电荷(Qp)大于n型列区域的总电荷(Qn)(Qp>Qn)来抑制寄生npn双极晶体管的导通操作。
[0261] (第三实施例)
[0262] 在第三实施例中，将对具有通过在第一实施例中描述的“多重外延方法”形成的超结结构的功率MOSFET的修改示例进行描述。
[0263] 如在第二实施例中描述的，在“沟槽填充方法”中，可以通过向形成在外延层中的沟槽添加锥角来抑制寄生npn双极晶体管的导通操作。另一方面，在“多重外延方法”中，可以通过设置在p型列区域或者n型列区域的深度方向上的浓度梯度，来抑制寄生npn双极晶体管的导通操作，从而将最大场强度所在位置放置为比在深度方向上的中间点更加远离外延层的上表面。
[0264] <半导体器件的构成>
[0265] 图34是示出了根据第三实施例的半导体器件(功率MOSFET)的构成的截面图。由于根据如图34所示的第三实施例的功率MOSFET的构成与如图2所示的第一实施例的功率MOSFET的构成基本上相似，所以接下来将主要对它们之间的不同之处进行描述。
[0266] 在根据第三实施例的半导体器件中，通过“多重外延方法”形成了：形成在单元区域CR中的多个第一p型列区域PC1和多个n型列区域、形成在过渡区域TR中的多个第二p型列区域PC2、和在外围区域PER中的多个第三p型列区域PC3。简而言之，通过在不同注入能量下多次进行离子注入，将这些列区域基本上形成为从外延层EPI的下表面延伸至其上表面的列状形状。
[0267] 在根据第一实施例的半导体器件中，使这些列区域中的每一个的杂质浓度在从外延层EPI的上表面延伸至其下表面的深度方向上是均匀的。另一方面，在根据第三实施例的半导体器件中，使这些列区域中的每一个的杂质浓度在从外延层EPI的上表面延伸至其下表面的深度方向上不同。可以通过在不同注入能量下进行离子注入、并且同时调节注入剂量，来实现该浓度差。
[0268] 如图34所示，在单元区域CR中，各自在从外延层EPI的上表面延伸至其下表面的深度方向(方向y)上，多个n型列区域NC的n型杂质浓度逐渐增加，而多个第一p型列区域PC1的p型杂质浓度逐渐降低。在过渡区域TR中，多个第二p型列区域PC2的p型杂质浓度在从外延层EPI的上表面延伸至其下表面的深度方向(方向y)上逐渐降低。在外围区域PER中，多个第三p型列区域PC3的p型杂质浓度在从外延层EPI的上表面延伸至其下表面的深度方向(方向y)上逐渐降低。
[0269] 图35包括示出了在根据第三实施例的半导体器件中pn结部分的总电荷分布的示意图、和示出了pn结部分的场强度的示意图。
[0270] 图35A是示出了在p型列区域的p型杂质浓度和n型列区域的n型杂质浓度在深度方向上是均匀的情况下的总电荷分布和场强度的图表。
[0271] 在这种情况下，p型列区域的总电荷(Qp)和n型列区域的总电荷(Qn)在深度方向上在整个区域中彼此相等(Qp＝Qn)。这意味着，场强度在深度方向上在整个区域中是均匀的。因此，雪崩击穿现象在深度方向上的发生位置取决于工艺变化(例如，大小分布、杂质浓度等)。如果场强度在外延层的上表面附近达到最大值，那么发生npn双极晶体管的导通操作，这可能导致功率MOSFET断裂。
[0272] 图35B是示出了当n型列区域在深度方向上具有均匀的n型杂质浓度、并且p型列区域的p型杂质浓度在从外延层的上表面延伸至外延层的下表面的深度方向上逐渐降低时的、总电荷分布和场强度的图表。
[0273] 在这种情况下，场强度在比p型列区域和n型列区域的深度方向上的中间点更深的位置处，达到最大值。这可以增加最大场强度所在位置与外延层的上表面相隔的距离，从而抑制寄生npn双极晶体管的导通操作。
[0274] 图35C是示出了当p型列区域在深度方向上具有均匀的p型杂质浓度、并且n型列区域的n型杂质浓度在从外延层的上表面延伸至外延层的下表面的深度方向上逐渐增加时的、总电荷分布和场强度的图表。
[0275] 在这种情况下，场强度在比p型列区域和n型列区域的深度方向上的中间点更深的位置处，达到最大值。这可以增加最大场强度所在位置与外延层的上表面相隔的距离，从而抑制寄生npn双极晶体管的导通操作。
[0276] (第四实施例)
[0277] 在第一实施例中，已经对将使在单元区域中的n型列区域的n型杂质浓度高于在外围区域中的外延层的n型杂质浓度的技术思想(其是多个创新技术思想中的一个)应用于包括功率MOSFET的半导体器件的一个示例进行了描述。另一方面，在第四实施例中，将对将上面提及的技术思想应用于包括IGBT(绝缘栅极双极晶体管)的半导体器件的示例进行描述。
[0278] <半导体器件的构成>
[0279] 图36是示出了根据第四实施例的半导体器件(IGBT)的构成的截面图。在本文中使用的符号“+”和“-”指n导电类型或者p导电类型的相对杂质浓度。例如，n型杂质的浓度按照- +以下顺序更高：“n”、“n”和“n”。
[0280] 由硅制成的并且引入有p型杂质的p+衬底SUB，在主表面(表面、上表面)上具有由硅制成的并且引入有n型杂质的n+型缓冲层BF。
[0281] n+型缓冲层BF在其上具有由硅制成的并且引入有n型杂质的n+型漂移层DRTC和n-型漂移层DRTP。这些n+型漂移层DRTC和n-型漂移层DRTP用于确保击穿电压，并且具有例如从约5μm至40μm的厚度。单元区域CR在其中具有n+型漂移层DRTC，该n+型漂移层DRTC具有较高的杂质浓度，而外围区域PER具有n-型漂移层DRTP，该n-型漂移层DRTP具有较低的杂质浓度。每个区域的n型杂质浓度被设置为使得，例如在外围区域PER中的n-型漂移层DRTP的n型杂质浓度变得比在单元区域CR中的n+型漂移层DRTC的n型杂质浓度低约10％至20％。
[0282] 在单元区域CR中的n+型漂移层DRTC在其中具有，与n+型漂移层DRTC的上表面相隔预定深度、并且引入有p型杂质的p型基区层(base layer)PR。进一步地，p型基区层PR在其中具有，与n+型漂移层DRTC的上表面相隔预定深度、与p型基区层PR的端部隔开、并且引入有n型杂质的n+型源极层NR。n+型源极层NR经由形成在基区层PR中在p型基区层PR的端部与n+型源极层NR之间的、同时与n+型漂移层DRTC的上表面相隔预定距离的p型的沟道，而电耦合至n+型漂移层DRTC。
[0283] 其中沟道形成在p型基区层PR的端部与n+型源极层NR之间的p型基区层PR，在其上具有栅极绝缘膜Tox，并且该栅极绝缘膜Tox在其上具有栅极电极Gpm。
[0284] 在外围区域PER中的n-型漂移层DRTP在其中具有，与n-型漂移层DRTP的上表面相隔预定深度、并且引入有p型杂质的多个p型场限制环(field limiting ring)FLR。该多个p型场限制环FLR围绕单元区域，并且它们具有固定的电压。形成这样的多个p型场限制环FLR，可以提供具有高击穿电压的半导体器件，这是因为电场由该多个p型场限制环FLR共用。
[0285] 虽然此处未图示，但是该多个p型场限制环FLR由n型护环围绕，并且其电压是固定的。n型护环具有在将半导体晶片分为单独的半导体芯片之后对在半导体芯片中的IGBT元件进行保护的功能。
[0286] 进一步地，在单元区域CR和外围区域PER中，IGBT元件、p型场限制环FLR和n型护环覆盖有层间绝缘膜ILL。虽然此处未图示，但是该间绝缘膜ILL具有分别到达n+型源极层NR、栅极电极GPm、p型场限制环FLR等的开口。设置了待电耦合至n+型源极层NR的表面的一部分、和p型基区层PR的表面的一部分的源极电极SPm，并且设置了待电耦合至p+型衬底SUB的背表面的漏极电极DPm。
[0287] 由此，在根据第四实施例的半导体器件中，使在单元区域CR中的pn结部分(在p型基区层PR与n+型漂移层DRTC之间的结部分)的n+型漂移层DRTC的n型杂质浓度，高于在外围- -区域PER中的pn结部分(在p型场限制环FLR与n型漂移层DRTP之间的结部分)的n型漂移层DRTP的n型杂质浓度。结果，在单元区域CR中的雪崩击穿电压变得低于在外围区域PER中的雪崩击穿电压，从而可以在单元区域CR中引起雪崩击穿现象。因此，可以在倾向于超过IGBT的雪崩抗性的外围区域PER中发生雪崩击穿现象之前，在不倾向于超过IGBT的雪崩抗性的单元区域CR中引起雪崩击穿现象。因此，即使向IGBT施加超过电源电压的电压引起雪崩击穿现象，也可以避免导致IGBT断裂的情形。因此，根据第四实施例，包括IGBT的半导体器件可以具有改进的可靠性。
[0288] 已经基于一些实施例对本发明人所做的本发明进行了具体地描述。不言自明的，然而，本发明不限于这些实施例或者不受这些实施例限制，相反，在不脱离本发明的主旨的情况下，可以按照多种方式对本发明进行改变。
[0289] 例如，在上面的实施例中，通过将功率MOSFET或IGBT用作功率半导体元件的一个示例，而对创新技术思想进行描述。在本文中描述的创新技术思想不仅可以对它适用，还广泛地适用于包括另一种功率半导体(例如，二极管)的半导体器件。
[0290] 本实施例包括以下模式。
[0291] (附录1)
[0292] 一种配备有具有单元区域和形成在该单元区域外部的外围区域的半导体芯片的半导体器件，该半导体芯片包括：(a)第一导电类型的半导体衬底；(b)第二导电类型的缓冲层，该第二导电类型与形成在半导体衬底上的第一导电类型不同；(c)第二导电类型的第一漂移层，其形成在单元区域中的缓冲层上；(d)第二导电类型的第二漂移层，其形成在外围区域中的缓冲层上；(e)第一导电类型的基区层，其形成在单元区域中的第一漂移层中，与第一漂移层的上表面相隔第一距离；(f)第二导电类型的源极层，其形成在基区层中，与第一漂移层的上表面相隔比该第一距离更短的第二距离，并且与基区层的端部隔开；(g)栅极绝缘膜，形成在基区层上；以及(h)栅极电极，形成在栅极绝缘膜上；其中在外围区域中的第二漂移层的第二导电类型杂质浓度比在单元区域中的第一漂移层的第二导电类型杂质浓度低10％至20％。
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