씨모스 이미지센서의 저전압 핀드포토다이오드 제조방법{Method for fabricating low voltage pinned potodiode in CMOS image sensor}

본 발명은 CMOS(complementary metal oxide semiconductor) 이미지센서에 적용되는 저전압 핀드 포토다이오드(low voltage pinned potodiode) 및 그 제조방법에 관한 것이다.

CCD(charge coupled device)는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많아서 공정이 복잡하고 시그날 프로세싱 회로를 CCD 칩내에 구현 할 수 없어 원칩(One Chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지센서의 개발이 많이 연구되고 있다. CMOS 이미지센서는 단위 화소(Pixel) 내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30∼40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지센서로 각광을 받고 있다.

그러나 현재까지는 CCD에 비하여 화질이 떨어지므로 이를 개선하려는 노력이 다방면으로 진행중이다. 즉, CMOS 이미지센서에 있어서 포토다이오드는 각 파장에 따라 입사되는 광을 전기적 신호로 변환 해주는 도입부로써, 이상적인 경우는 모든 파장 대에서 광전하생성율(Quantum Efficiency)이 1인 경우로 입사된 광을 모두 모으는 경우이기 때문에 이를 위한 노력이 계속 진행중이다.

도1은 통상의 CMOS 이미지센서 단위 화소(Unit Pixel) 회로도로서, 1개의 포토다이오드(PD)와 4개의 NMOS트랜지스터로 구성되고, 4개의 트랜지스터는 트랜스퍼게이트(Tx), 리셋게이트(Rx), 드라이브게이트(MD), 및 셀렉트게이트(Sx)로 이루어져 있다. 단위 화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드(load) 트랜지스터가 형성되어 있다.

도2는 종래의 저전압 핀드 포토다이오드로 구성된 광감지영역(Light Sensing Region)과 필드영역 및 트랜스퍼게이트(Tx)가 레이아웃된 평면도이고, 도3은 도2의 A-A'에 따른 단면도로서, 광감지영역의 포토다이오드를 P/N/P형 핀드(Pinned) 포토다이오드로 구성한 경우이다. 도3을 참조하면 P/N/P형 핀드(Pinned) 포토다이오드는 P ⁺ 기판(21)에 에피택셜 성장된 P-에피층(22)이 형성되고, 이 P-에피층(22) 내부에 N ^- 확산영역(24)이 형성되고, 이 N ^- 확산영역(24) 상부와 P-에피층(22) 표면 하부에 P ⁰ 확산영역(25)이 형성되어 구성된다. 트랜스퍼게이트(Tx)의 타측단 기판에는 플로팅확산(Floating Diffusion)(26)이 형성된다.

상기한 구조의 저전압 핀드 포토다이오드의 N ^- 확산영역(24)과 P영역(P ⁰ 확산영역, P-에피층) 간에 역바이어스가 걸리면, N ^- 확산영역(24)과 P영역의 불순물 농도가 적절히 배합되었을 때 N ^- 확산영역(13)이 완전공핍(Fully Depletion)되게 되면서 N ^- 확산영역(24) 하부에 존재하는 P-에피층(22)과 N ^- 확산영역(24) 상부에 존재하는 P ⁰ 확산영역(25)으로 공핍영역이 확장되는바, 도펀트농도가 상대적으로 낮은 P-에피층(22)으로 보다 많은 공핍층 확장이 일어난다. 이때의 N ^- 확산영역(13)이 갖는 전압을 "피닝전압(Pinning voltage)"라 한다. 이렇듯, 핀드 포토다이오드는 기판 깊숙히 넓은 공핍영역을 확보할 수 있어, 외부로부터 입사된 광에 대하여 많은 광전하를 생성 및 축적할 수 있다는 장점이 있다.

그러나, 이러한 구조를 갖는 종래의 저전압 핀드 포토다이오드에서, P ⁰ 확산영역(25)은 N ^- 확산영역(24) 보다 상대적으로 고농도 불순물이 도핑되어야 하고, 또한 얕게(shallow) 형성되어야 한다. 즉, N ^- 확산영역(24)을 완전공핍시켜 광전하(photo generated charge)가 플로팅확산으로 운송되는 효율(전하운송효율, charge transfer efficiency)을 증대시키기 위해서는 P ⁰ 확산영역(25)은 비교적 고농도이어야 한다. 그리고, 저전압 핀드 포토다이오드에서 단파장인 블루 신호(blue signal)을 최대한 받아들이기 위해서는 P ⁰ 확산영역(25)은 얕게 형성되어야 한다.

그러나, 현재 이온주입 장비의 에너지는 30Kev까지 밖에 안정적으로 사용할 수 없도록 제한돼 있고 이후 진행되는 열공정에 의한 불순물의 확산 때문에 고농도이면서 얕게 P ⁰ 확산영역(25)을 형성하는 것이 매우 어렵다. 현 공정에서는 P ⁰ 확산영역(25)을 고농도로 할 경우 N ^- 확산영역(24)이 완전 공핍되나, 후속 열공정에 불순물이 확산해 들어가 P ⁰ 확산영역(25)이 실리콘표면(에피층표면)으로부터 멀리 떨어지게 되어 블루신호를 받아들이는데 어렵고, 측면 확산도 발생하기 때문에 P ⁰ 확산영역(25)이 베리어(barrier) 역할을 하여 전하운송효율이 크게 저하되게 된다.

또한 현재 장비로 얕게 그리고 상대적으로 저농도로 P ⁰ 확산영역(25)을 형성하면 P ⁰ 확산영역(25)이 먼저 완전공핍되어 실리콘 표면의 댕글링본도(dangling bond)로부터 발생되는 열적발생전하(thermally generated charge)가 N ^- 확산영역(24)으로 확산되어 순수한 광전하가 아닌 노이즈 현상이 발생하게 된다.

본 발명은 상기 문제점을 해결하기 위한 것으로써, 단파장 빛에 대해 높은 광전하생성효율을 가짐과 동시에 전하운송효율을 개선하고 아울러 열적으로 발생된 전하의 확산을 억제하여, CMOS 이미지센서의 특성을 개선하는데 적합한 CMOS 이미지센서의 저전압 핀드 포토다이오드 및 그 제조방법을 제공하는데 목적이 있다.

도1은 통상의 이미지센서 단위 화소 회로도.

도2는 통상의 기술에 따라 광감지영역과 트랜스퍼게이트가 레이아웃된 평면도.

도3은 도2의 A-A'에 따른 단면도.

도4a 내지 도4c는 본 발명의 바람직한 실시예에 따른 저전압 핀드 포토다이오드 제조 공정을 나타내는 공정 단면도.

도5는 본 발명의 실시예에 따른 포토다이오드의 도핑 프로파일을 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명

401 : P ⁺ 실리콘기판 402 : P-에피층

403 : 필드절연막 404 : 트랜스퍼트랜지스터의 게이트전극

405 : N ^- 이온주입용 마스크패턴 406 : N ^- 이온주입영역

407 : P ⁰ 이온주입용 마스크패턴 408 : P ⁰ 이온주입영역

500 : 리세스부

상기 목적을 달성하기 위한 본 발명은, 씨모스이미지센서의 저전압 핀드포토다이오드 제조방법에 있어서, 제1도전형의 기판 내부에 제2도전형의 제1이온주입영역을 형성하는 단계; 상기 기판 표면하부와 상기 제1이온주입영역사이에 제1도전형의 제2이온주입영역을 형성하는 단계; 및 상기 제2이온주입영역의 상기 기판을 일부 두께 식각하는 단계를 포함하여 이루어짐을 특징으로 한다.

상기한 특징적 구성을 갖는 본 발명의 기술적 원리는 다음과 같다. 저전압 핀드 포토다이오드의 P ⁰ 확산영역의 형성시, 현재의 이온주입 공정만으로는 P ⁰ 확산영역의 형성 조건인 비교적 고농도이면서 얕은 두께를 만족시키기 어려우므로 일단 고농도로 이온주입을 실시한 다음, 후속 열공정 후에 P ⁰ 확산영역의 일부 두께를 식각하여 P ⁰ 확산영역을 얕게 형성하는 것이다.

이에 따라, P ⁰ 확산영역은 상대적으로 고농도 불순물 도핑이 이루어지므로 그 하부의 N ^- 확산영역을 완전 공핍시켜 광전하생성효율이 증대되고 아울러 전하운송효율이 개선된다. 또한 고농도이기 때문에 실리콘 표면의 댕글링 본드에서 발생되는 전하가 N ^- 확산영역 내부로 침투되는 것이 방지되어 노이즈 특성을 개선할 수 있다.

아울러, 얕은 깊이로 형성되기 때문에 단파장 빛에 대해 높은 광전하생성효율을 갖게되어 전체적인 CMOS 이미지센서의 특성을 개선할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4a 내지 도4c는 본 발명의 일실시예에 따른 핀드 포토다이오드 제조 공정을 나타내는 공정 단면도이다.

먼저, 도4a를 참조하면, P ⁺ 실리콘기판(401) 상에 저농도의 P-에피층(402)이 성장된 웨이퍼를 준비한 다음, 필드절연막(403)과 트랜스퍼트랜지스터의 게이트전극(404)을 형성한다. 이어서, 포토다이오드가 형성될 활성영역이 오픈된 N ^- 이온주입용 마스크패턴(405)을 형성한 다음, 이온주입을 실시하여 포토다이오드 활성영역의 P-에피층(402) 내에 N ^- 이온주입영역(406)을 형성한다. 이때의 이온주입은 약 180 KeV의 에너지 및 약 2E12의 도즈(dose) 조건으로 P31 이온를 사용한다.

이어서, 도4b를 참조하면, 상기 마스크패턴(405)을 제거하고 P ⁰ 이온주입용 마스크패턴(407)을 형성한 다음, 종래보다 상대적으로 큰 고농도 이온주입에 의해 상기 P-에피층(402) 표면 하부에 P ⁰ 이온주입영역(408)을 형성한다. 이때의 이온주입은 약 30 KeV의 에너지 및 약 6E12 - 7E12의 도즈(dose) 조건으로 BF2 이온를 사용하는 바, 여기서 중한 점은 상기 도즈량이 종래의 5E12 보다 커서, 상기 P ⁰ 이온주입영역(408) 종래보다 상대적으로 고농도로 형성된다는 것이다.

이후, 도4c에 도시된 바와 같이 상기 마스크패턴(407)을 제거하고 모스트랜지스터의 소스/드레인(도면에 도시되지 않음) 어닐과 같은 일련의 열공정을 실시한 다음, 상기 P ⁰ 이온주입영역(408)의 일부두께를 선택적으로 건식 식각한다. 이때 식각되어 리세스(500)되는 정도는 300∼500Å이 되도록 하여 상기 P ⁰ 이온주입영역(408)이 얕게 형성되도록 한다.

도5는 본 발명의 실시예에 따른 포토다이오드의 도핑 프로파일을 나타낸 것이다.

도면을 참조하면 P ⁰ 이온주입영역(408)의 깊이는 식각되기 이전의 에피층 표면으로부터 약 0.1㎛ 깊이로 형성되는 바, 이때 에피층 표면으로부터 약 300∼500Å 지점에서 가장 큰 농도를 가지게 된다. 따라서, 에피층 표면으로부터 약 300∼500Å을 식각하면 고농도이면서 얕은 P ⁰ 이온주입영역(408)을 형성할 수 있게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 저전압 핀드포토다이오드 형성시 고농도이면서 얕은 P ⁰ 이온주입영역의 형성이 가능하여, 이러한 저전압 핀드포토다이오드를 갖는 CMOS 이미지센서의 특성을 개선하게 된다.