技术领域
[0001] 本
发明涉及
半导体集成
电路制造领域，特别是涉及一种超结器件；本发明还涉及一种超结器件的制造方法。
背景技术
[0002] 超结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型半导体薄层和N型半导体薄层来在截止状态下在较
低电压下就将所述P型半导体薄层和N型半导体薄层耗尽，实现电荷相互补偿，从而能够实现体内Resurf，Resurf为降低表面
电场，体内Resurf为像降低表面电场一样能降低体内电场，从而使P型半导体薄层和N型半导体薄层在高掺杂浓度下能实现高的
击穿电压，从而同时获得低导通
电阻和高击穿电压，打破传统功率MOSFET理论极限。
[0003] 如图1所示，是现有超结器件的
电流流动区的俯视图；如图2所示，是现有超结器件的一个超结器件单元的剖面图，具体剖面
位置如图1中的AA箭头线所示，现有超结器件的超结结构由多个交替排列的N型柱101和P型柱102组成，请参考图1所示；每一所述N型柱101和其邻近的所述P型柱102组成一个超结单元。
[0004] 电荷流动区的每一个所述超结单元对应于一个超结器件单元，如图2所示，各所述超结器件单元包括：
[0005] 沟槽栅，形成于所述N型柱101的顶部，所述沟槽栅包括栅极沟槽以及形成于所述栅极沟槽底部表面和侧面的栅介质层106以及填充于所述栅极沟槽中的多晶
硅栅103，栅介质层106一般采用栅
氧化层。在图1所示的俯视面上，所述
多晶硅栅103沿着所述N型柱101设置。
[0006]
沟道区由P阱107组成，所述沟道区形成于所述沟槽栅的两侧并延伸到所述P型柱102的顶部，被所述多晶硅栅103侧面
覆盖的所述沟道区的表面用于形成沟道。
[0007] 源区108形成于所述沟道区的表面；在所述P型柱102的顶部形成有
接触孔110，该接触孔110的顶部和由
正面金属层112形成的源极连接，所述源极通过对应的接触孔110同时连接所述源区108和所述沟道区。所述接触孔110穿过层间膜109，所述层间膜109覆盖在所述超结结构的表面。
[0008] 所述多晶硅栅103通过接触孔110连接到由正面金属层112组成的栅极。
[0009] 通常所述超结结构采用沟槽
刻蚀将填充P型
外延层的工艺方法形成，这种情形下，所述超结结构的所述N型柱101由N型外延层105组成，在所述N型外延层105中形成有超结沟槽，所述P型柱102由填充于所述超结沟槽中的P型外延层组成。所述N型外延层105形成于半导体衬底如硅衬底104的表面。所述半导体衬底104减薄后形成漏区，所述半导体衬底104本身为N型重掺杂时，能有所述半导体衬底104本身的掺杂组成漏区的掺杂；也能通过在所述半导体衬底104的本身掺杂的
基础上
叠加背面的N型重掺杂的注入形成漏区。在漏区104的背面形成有由背面金属层113组成的漏极。
[0010] 现有超结器件在击穿时，
电子流经路径会在沟槽栅周边，产生的电荷进入到栅介质层106中，栅介质层106一般采用栅氧化层，所以会对栅介质层106造成损伤，缩短栅介质层106的寿命，也即器件的高温反向
偏压(HTRB)寿命较短。
发明内容
[0011] 本发明所要解决的技术问题是提供一种超结器件，能提高器件的HTRB寿命。为此，本发明还提供一种超结器件的制造方法。
[0012] 为解决上述技术问题，本发明提供的超结器件的超结结构由多个交替排列的N型柱和P型柱组成；所述超结结构的所述N型柱由N型外延层组成，在所述N型外延层中形成有超结沟槽，所述P型柱由填充于所述超结沟槽中的P型掺杂的氧化层组成；所述P型柱通过氧化层中的P型掺杂实现和所述N型柱的电荷平衡。
[0013] 每一所述N型柱和其邻近的所述P型柱组成一个超结单元，电荷流动区的每一个所述超结单元对应于一个超结器件单元，各所述超结器件单元包括：
[0014] 沟槽栅，形成于所述N型柱的顶部，所述沟槽栅包括栅极沟槽以及形成于所述栅极沟槽底部表面和侧面的栅介质层以及填充于所述栅极沟槽中的多晶硅栅。
[0015] 辅助沟槽栅，形成于所述P型柱的顶部，所述辅助沟槽栅包括辅助栅极沟槽以及填充于所述辅助栅极沟槽中的辅助栅极多晶硅。
[0016] 所述辅助栅极沟槽的深度大于所述栅极沟槽的深度，所述辅助沟槽栅用于在器件击穿时对击穿电流进行分流，从而对所述栅介质层进行保护。
[0017] 进一步的改进是，所述P型柱的氧化层为采用TEOS作为硅源形成的氧化层。
[0018] 进一步的改进是，所述P型柱的氧化层的P型掺杂的元素为
硼。
[0019] 进一步的改进是，沟道区由形成于所述沟槽栅两侧的所述N型柱表面的P阱组成。
[0020] 进一步的改进是，由N+区组成的源区形成于所述沟道区的表面。
[0021] 进一步的改进是，在所述源区的顶部形成有接触孔，该接触孔的顶部和由正面金属层形成的源极连接。
[0022] 进一步的改进是，所述源极对应的接触孔的底部形成有由P+区组成的沟道引出区，所述沟道引出区的结深大于所述源区的结深，所述沟道引出区的底部和所述沟道区接触并将所述沟道区也连接到所述源极。
[0023] 进一步的改进是，所述多晶硅栅和所述辅助栅极多晶硅都通过接触孔连接到栅极。
[0024] 进一步的改进是，所述栅介质层为栅氧化层。
[0025] 进一步的改进是，所述接触孔穿过层间膜，所述层间膜覆盖在所述超结结构的表面。
[0026] 进一步的改进是，所述N型外延层形成于半导体衬底表面，漏区由形成于减薄后的所述半导体衬底背面的N+区组成。
[0027] 在所述漏区的背面形成有和所述漏区接触的背面金属层，由所述背面金属层组成漏极。
[0028] 为解决上述技术问题，本发明提供的超结器件的制造方法包括如下步骤：
[0029] 步骤一、提供一N型外延层，采用
光刻刻蚀工艺在所述N型外延层中形成超结沟槽。
[0030] 步骤二、在所述超结沟槽中填充P型掺杂的氧化层，由填充于所述超结沟槽中的氧化层组成P型柱，由各所述P型柱之间的所述N型外延层组成N型柱。
[0031] 由多个所述N型柱和所述P型柱交替排列组成的超结结构；每一所述N型柱和其邻近的所述P型柱组成一个超结单元，所述P型柱通过氧化层中的P型掺杂实现和所述N型柱的电荷平衡。
[0032] 步骤三、采用光刻刻蚀工艺对所述N型柱的顶部的N型外延层进行刻蚀形成位于所述N型柱的顶部形成栅极沟槽。
[0033] 步骤四、在所述栅极沟槽的底部表面和侧面形成栅介质层。
[0034] 步骤五、采用光刻刻蚀工艺在所述P型柱的顶部的氧化层进行刻蚀形成位于所述P型柱的顶部形成辅助栅极沟槽；所述辅助栅极沟槽的深度大于所述栅极沟槽的深度。
[0035] 步骤六、进行多晶硅淀积同时填充所述栅极沟槽和所述辅助栅极沟槽，填充于所述栅极沟槽中的多晶硅组成多晶硅栅，填充于所述辅助栅极沟槽中的多晶硅组成辅助栅极多晶硅。
[0036] 由填充于所述栅极沟槽中的所述多晶硅栅和所述栅介质层组成沟槽栅，由填充于所述辅助栅极沟槽中的所述栅极多晶硅组成辅助沟槽栅，所述辅助沟槽栅用于在器件击穿时对击穿电流进行分流，从而对所述栅介质层进行保护。
[0037] 进一步的改进是，所述P型柱的氧化层为采用TEOS作为硅源形成的氧化层。
[0038] 进一步的改进是，所述TEOS氧化层采用LPCVD、APCVD、PECVD或炉管工艺制作形成。
[0039] 进一步的改进是，所述P型柱的氧化层的P型掺杂的元素为硼。
[0040] 进一步的改进是，所述TEOS氧化层采用TEOS为硅源且采用LPCVD工艺制作形成。
[0041] 进一步的改进是，还包括如下步骤：
[0042] 步骤七、采用P型
离子注入工艺和
退火扩散工艺形成P阱，所述P阱位于所述沟槽栅两侧的所述N型柱表面并组成沟道区。
[0043] 进一步的改进是，还包括如下步骤：
[0044] 步骤八、进行N型重掺杂的离子注入在所述沟道区的表面形成由N+区组成的源区。
[0045] 进一步的改进是，还包括如下步骤：
[0046] 步骤九、形成层间膜，所述层间膜覆盖在所述超结结构的表面；
[0047] 步骤十、进行接触孔的开口并在开口内填充金属形成所述接触孔；
[0048] 步骤十一、形成正面金属层并图形化形成栅极和源极；所述多晶硅栅和所述辅助栅极多晶硅都通过接触孔连接到栅极，在所述源区通过接触孔连接到源极。
[0049] 进一步的改进是，在步骤十的所述接触孔的开口形成后金属填充前还包括步骤：
[0050] 进行P型重掺杂的离子注入在所述源极对应的接触孔的底部形成有由P+区组成的沟道引出区，所述沟道引出区的结深大于所述源区的结深，所述沟道引出区的底部和所述沟道区接触并将所述沟道区也连接到所述源极。
[0051] 进一步的改进是，所述N型外延层形成于半导体衬底表面，还包括如下步骤：
[0052] 对所述半导体衬底背面进行减薄，在减薄后的所述半导体衬底背面形成由N+区组成的漏区；
[0053] 形成背面金属层，由所述背面金属层组成漏极。
[0054] 本发明对P型柱进行了改进，P型柱采用由掺硼的氧化层组成，通过掺硼的氧化层实现和N型柱的N型掺杂的电荷平衡，同时，本发明在P型柱的顶部设置了深度大于沟槽栅的辅助沟槽栅，辅助沟槽栅能够在器件击穿时对击穿电子流进行分流，从而能够对栅介质层进行保护，提高栅介质层的寿命，从而能提高整个器件的HTRB寿命。
[0055] 除了提高器件的HTRB寿命外，本发明器件的各超结单元结构中由于多了一个辅助沟槽栅，也即额外多了一条栅极结构，能在一定幅度内降低器件的源漏导通电阻，这是因为辅助沟槽栅能够增加一定程度的沟道
密度。
附图说明
[0056] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0057] 图1是现有超结器件的电流流动区的俯视图；
[0058] 图2是现有超结器件的一个超结器件单元的剖面图；
[0059] 图3是本发明
实施例超结器件的电流流动区的俯视图；
[0060] 图4是本发明实施例超结器件的一个超结器件单元的剖面图。
具体实施方式
[0061] 如图3所示，是本发明实施例超结器件的电流流动区的俯视图；如图4所示，是本发明实施例超结器件的一个超结器件单元的剖面图，具体剖面位置如图3中的BB箭头线所示，本发明实施例超结器件的超结结构由多个交替排列的N型柱1和P型柱2组成，请参考图3所示；每一所述N型柱1和其邻近的所述P型柱2组成一个超结单元。
[0062] 电荷流动区的每一个所述超结单元对应于一个超结器件单元，电荷流动区的周侧为终端区，终端区和电荷流动区之间还有过渡区，终端区和过渡区用于对电荷流动区的超结器件单元进行保护，终端区和过渡区中没有电荷流动，本发明实施例仅针对电荷流动区的超结器件单元进行改进，故不对终端区和过渡区做详细的介绍。
[0063] 如图4所示，各所述超结器件单元包括：
[0064] 超结结构由多个交替排列的N型柱1和P型柱2组成；所述超结结构的所述N型柱1由N型外延层6组成，在所述N型外延层6中形成有超结沟槽，所述P型柱2由填充于所述超结沟槽中的P型掺杂的氧化层组成；所述P型柱2通过氧化层中的P型掺杂实现和所述N型柱1的电荷平衡。较佳为，所述P型柱2的氧化层为采用TEOS作为硅源形成的氧化层；所述TEOS氧化层采用LPCVD、APCVD、PECVD或炉管工艺制作形成。所述P型柱2的氧化层的P型掺杂的元素为硼。
[0065] 每一所述N型柱1和其邻近的所述P型柱2组成一个超结单元，电荷流动区的每一个所述超结单元对应于一个超结器件单元，各所述超结器件单元包括：
[0066] 沟槽栅，形成于所述N型柱1的顶部，所述沟槽栅包括栅极沟槽以及形成于所述栅极沟槽底部表面和侧面的栅介质层7以及填充于所述栅极沟槽中的多晶硅栅3。较佳为，所述栅介质层7为栅氧化层。
[0067] 辅助沟槽栅，形成于所述P型柱2的顶部，所述辅助沟槽栅包括辅助栅极沟槽以及填充于所述辅助栅极沟槽中的辅助栅极多晶硅4。
[0068] 所述辅助栅极沟槽的深度大于所述栅极沟槽的深度，所述辅助沟槽栅用于在器件击穿时对击穿电流进行分流，从而对所述栅介质层7进行保护。
[0069] 沟道区由形成于所述沟槽栅两侧的所述N型柱1表面的P阱8组成。
[0070] 由N+区组成的源区9形成于所述沟道区的表面。
[0071] 在所述源区9的顶部形成有接触孔11，该接触孔11的顶部和由正面金属层13形成的源极连接。所述接触孔11穿过层间膜10，所述层间膜10覆盖在所述超结结构的表面。
[0072] 所述源极对应的接触孔11的底部形成有由P+区组成的沟道引出区12，所述沟道引出区12的结深大于所述源区9的结深，所述沟道引出区12的底部和所述沟道区接触并将所述沟道区也连接到所述源极。
[0073] 所述多晶硅栅3和所述辅助栅极多晶硅4都通过接触孔11连接到栅极。
[0074] 所述N型外延层6形成于半导体衬底5表面，漏区由形成于减薄后的所述半导体衬底5背面的N+区组成；本发明实施例中，半导体衬底5为N型重掺杂结构，漏区直接由减薄后的所述半导体衬底5组成。在其它实施例中也能为：漏区为由减薄后的所述半导体衬底5再叠加背面N型重掺杂离子注入杂质组成。
[0075] 在所述漏区的背面形成有和所述漏区接触的背面金属层14，由所述背面金属层14组成漏极。
[0076] 比较图2和图4所示可知，本发明实施例对P型柱2进行了改进，P型柱2采用由掺硼的氧化层组成，通过掺硼的氧化层实现和N型柱1的N型掺杂的电荷平衡，同时，本发明实施例在P型柱2的顶部设置了深度大于沟槽栅的辅助沟槽栅，辅助沟槽栅能够在器件击穿时对击穿电子流进行分流，从而能够对栅介质层进行保护，提高栅介质层的寿命，从而能提高整个器件的HTRB寿命。
[0077] 除了提高器件的HTRB寿命外，本发明实施例器件的各超结单元结构中由于多了一个辅助沟槽栅，也即额外多了一条栅极结构，能在一定幅度内降低器件的源漏导通电阻，这是因为辅助沟槽栅能够增加一定程度的沟道密度，图4中沟道主要形成于所述多晶硅栅3侧面覆盖的所述P阱8即沟道区的表面，而在辅助栅极多晶硅4通过P型柱2的氧化层也能对所述P阱8进行一定的侧面覆盖，在一定程度上能够增加沟道密度。
[0078] 本发明实施例超结器件的制造方法包括如下步骤：
[0079] 步骤一、提供一N型外延层6，采用光刻刻蚀工艺在所述N型外延层6中形成超结沟槽。所述N型外延层6形成于半导体衬底如硅衬底5表面。
[0080] 步骤二、在所述超结沟槽中填充P型掺杂的氧化层，由填充于所述超结沟槽中的氧化层组成P型柱2，由各所述P型柱2之间的所述N型外延层6组成N型柱1。
[0081] 较佳为，所述P型柱2的氧化层为采用TEOS作为硅源形成的氧化层。所述TEOS氧化层采用LPCVD、APCVD、PECVD或炉管工艺制作形成。
[0082] 由多个所述N型柱1和所述P型柱2交替排列组成的超结结构；每一所述N型柱1和其邻近的所述P型柱2组成一个超结单元，所述P型柱2通过氧化层中的P型掺杂实现和所述N型柱1的电荷平衡。较佳为，所述P型柱的氧化层的P型掺杂的元素为硼。
[0083] 步骤三、采用光刻刻蚀工艺对所述N型柱1的顶部的N型外延层6进行刻蚀形成位于所述N型柱1的顶部形成栅极沟槽。
[0084] 步骤四、在所述栅极沟槽的底部表面和侧面形成栅介质层7。
[0085] 步骤五、采用光刻刻蚀工艺在所述P型柱2的顶部的氧化层进行刻蚀形成位于所述P型柱2的顶部形成辅助栅极沟槽；所述辅助栅极沟槽的深度大于所述栅极沟槽的深度。
[0086] 步骤六、进行多晶硅淀积同时填充所述栅极沟槽和所述辅助栅极沟槽，填充于所述栅极沟槽中的多晶硅组成多晶硅栅3，填充于所述辅助栅极沟槽中的多晶硅组成辅助栅极多晶硅4。
[0087] 由填充于所述栅极沟槽中的所述多晶硅栅3和所述栅介质层7组成沟槽栅，由填充于所述辅助栅极沟槽中的所述栅极多晶硅组成辅助沟槽栅，所述辅助沟槽栅用于在器件击穿时对击穿电流进行分流，从而对所述栅介质层7进行保护。
[0088] 步骤七、采用P型离子注入工艺和退火扩散工艺形成P阱8，所述P阱8位于所述沟槽栅两侧的所述N型柱1表面并组成沟道区。
[0089] 步骤八、进行N型重掺杂的离子注入在所述沟道区的表面形成由N+区组成的源区9。
[0090] 步骤九、形成层间膜10，所述层间膜10覆盖在所述超结结构的表面。
[0091] 步骤十、进行接触孔11的开口并在开口内填充金属形成所述接触孔11。
[0092] 较佳为，在所述接触孔11的开口形成后金属填充前还包括步骤：
[0093] 进行P型重掺杂的离子注入在所述源极对应的接触孔11的底部形成有由P+区组成的沟道引出区12，所述沟道引出区12的结深大于所述源区9的结深，所述沟道引出区12的底部和所述沟道区接触并将所述沟道区也连接到所述源极。
[0094] 步骤十一、形成正面金属层13并图形化形成栅极和源极；所述多晶硅栅3和所述辅助栅极多晶硅4都通过接触孔11连接到栅极，在所述源区9通过接触孔11连接到源极。
[0095] 还包括如下步骤：
[0096] 对所述半导体衬底5背面进行减薄，在减薄后的所述半导体衬底5背面形成由N+区组成的漏区。本发明实施例中，半导体衬底5为N型重掺杂结构，漏区直接由减薄后的所述半导体衬底5组成。在其它实施例中也能为：漏区为由减薄后的所述半导体衬底5再叠加背面N型重掺杂离子注入杂质组成，也即在所述半导体衬底5减薄后需要在进行一次N型重掺杂的背面离子注入。
[0097] 形成背面金属层14，由所述背面金属层14组成漏极。
[0098] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多
变形和改进，这些也应视为本发明的保护范围。
