技术领域
[0001] 本
发明涉及
半导体集成
电路制造领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。
背景技术
[0002] 超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏
电压，就形成了超结金属-
氧化物半导体
场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。
[0003] 现有不采用超结结构的
硅功率器件，导通
电阻跟
击穿电压具有如下关系：
[0004] Rds(on)∝BC2.5；
[0005] 这使得高压下，器件的导通电
阻变得无法接受。
[0006] 采用超结的结构，可以实现：
[0007] Rds(on)∝BV；
[0008] 这极大的降低了高压下，器件的导通电阻，在高压器件中有非常广泛的应用。
发明内容
[0009] 本发明所要解决的技术问题是提供一种超结器件，能增加夹断电压，提高超结单元的耗尽电容随
反向偏置电压的降低趋势，提高高压下的电容，减小
开关中的电压剧烈变化、降低过冲，改善电路和系统的
电磁干扰性能。为此，本发明还提供一种超结器件的制造方法。
[0010] 为解决上述技术问题，本发明提供的超结器件的电荷流动区包括由多个在横向上交替排列的N型柱和P型柱组成的超结结构；每一所述N型柱和其邻近的所述P型柱组成一个超结单元；每一个所述超结单元的顶部形成有一个超结器件单元。
[0011] 各所述超结器件单元中包括有P型背栅，各所述P型背栅位于对应的所述P型柱的顶部，至少一个所述超结器件单元的所述P型背栅和底部对应的所述P型柱具有一个间隔区域，该间隔区域通过N型掺杂使所述P型背栅和对应的所述P型柱进行分隔。
[0012] 所述间隔区域使对应的所述超结单元在反向偏置时使所述P型柱的电压大于所述P型背栅的电压，从而增加所述超结单元完全耗尽时所需的夹断电压，提高所述超结单元在反向偏置过程中耗尽电容随反向偏置电压的降低趋势，使相同的反向偏置电压下所述超结单元的耗尽电容更高。
[0013] 进一步的改进是，所述间隔区域全部由一个N型掺杂区组成，通过调节所述间隔区域的高度以及N型掺杂区的掺杂浓度调节所述夹断电压；所述间隔区域的高度为所述P型背栅和底部对应的所述P型柱之间的间距，所述间隔区域的高度越大，所述夹断电压越大；所述间隔区域的N型掺杂区的掺杂浓度越高，所述夹断电压越大。
[0014] 进一步的改进是，所述间隔区域的高度大于等于0.5微米。
[0015] 进一步的改进是，所述间隔区域的N型掺杂区的掺杂浓度大于等于对应所述超结单元的所述N型柱的掺杂浓度的1/10。
[0016] 进一步的改进是，所述间隔区域由多个在纵向上交替排列的N型掺杂区和P型掺杂区组成且所述间隔区域的上下两端都为N型掺杂区；通过调节所述间隔区域的高度以及N型掺杂区的掺杂浓度调节所述夹断电压；所述间隔区域的高度为所述P型背栅和底部对应的所述P型柱之间的间距，所述间隔区域的高度越大，所述夹断电压越大；所述间隔区域的N型掺杂区的掺杂浓度越高，所述夹断电压越大。
[0017] 进一步的改进是，所述间隔区域的各所述N型掺杂区的高度大于等于0.5微米。
[0018] 进一步的改进是，所述间隔区域的各所述N型掺杂区的掺杂浓度大于等于对应所述超结单元的所述N型柱的掺杂浓度的1/10。
[0019] 进一步的改进是，所述超结器件由具有相同夹断电压的所述超结单元组合而成；或者，所述超结器件由具有不同夹断电压的所述超结单元组合而成。
[0020] 进一步的改进是，所述超结器件为超结MOSFET，各所述P型背栅中形成有源区，漏区形成于所述超结结构的底部，各所述超结器件单元的栅极结构
覆盖对应的所述P型背栅的部分区域且该部分区域的表面用于形成连接源区和漏区的
沟道。
[0021] 进一步的改进是，所述超结MOSFET为平面栅超结MOSFET，各所述超结器件单元的栅极结构为形成于所述P型背栅的表面平面栅结构并从顶部覆盖所述P型背栅；所述超结MOSFET为沟槽栅超结MOSFET，各所述超结器件单元的栅极结构为形成于沟槽中的沟槽栅结构并从侧面覆盖所述P型背栅。
[0022] 为解决上述技术问题，本发明提供的超结器件的制造方法包括如下步骤：
[0023] 步骤一、提供一半导体衬底，在超结器件的电荷流动区形成由多个在横向上交替排列的N型柱和P型柱组成的超结结构。
[0024] 步骤二、在形成有所述超结结构的半导体衬底表面淀积形成一层N型
外延层；每一所述N型柱和其邻近的所述P型柱组成一个超结单元；每一个所述超结单元的顶部的所述N型外延层中用于形成一个超结器件单元，所述N型外延层的N型掺杂浓度等于后续步骤三中形成的间隔区域的所需要的N型掺杂浓度。
[0025] 步骤三、采用
光刻、P型
离子注入和热
退火工艺形成各所述超结器件单元的P型背栅，各所述P型背栅位于对应的所述P型柱的顶部，至少一个所述超结器件单元的所述P型背栅和底部对应的所述P型柱具有一个间隔区域，所述间隔区域直接由所述N型外延层组成，该间隔区域通过N型掺杂使所述P型背栅和对应的所述P型柱进行分隔。
[0026] 所述间隔区域使对应的所述超结单元在反向偏置时使所述P型柱的电压大于所述P型背栅的电压，从而增加所述超结单元完全耗尽时所需的夹断电压，提高所述超结单元在反向偏置过程中耗尽电容随反向偏置电压的降低趋势，使相同的反向偏置电压下所述超结单元的耗尽电容更高。
[0027] 进一步的改进是，通过调节所述间隔区域的高度以及N型掺杂区的掺杂浓度调节所述夹断电压。
[0028] 所述间隔区域的高度为所述P型背栅和底部对应的所述P型柱之间的间距，所述间隔区域的高度越大，所述夹断电压越大，所述间隔区域的高度通过步骤三中所述P型背栅的P型离子注入
能量和注入剂量进行调节。
[0029] 所述间隔区域的N型掺杂区的掺杂浓度越高，所述夹断电压越大，所述间隔区域的N型掺杂区的掺杂浓度通过步骤二中形成所述N型外延层时调节。
[0030] 进一步的改进是，所述N型外延层的掺杂浓度大于等于对应所述超结单元的所述N型柱的掺杂浓度的1/10；所述N型外延层的厚度为4微米～7微米，所述间隔区域的高度大于等于0.5微米。
[0031] 为解决上述技术问题，本发明提供的超结器件的制造方法，包括如下步骤：
[0032] 步骤一、提供一半导体衬底，在超结器件的电荷流动区形成由多个在横向上交替排列的N型柱和P型柱组成的超结结构。
[0033] 步骤二、在形成有所述超结结构的半导体衬底表面淀积形成一层N型外延层或本征外延层；每一所述N型柱和其邻近的所述P型柱组成一个超结单元；每一个所述超结单元的顶部的所述N型外延层中用于形成一个超结器件单元，所述N型外延层的N型掺杂浓度低于后续步骤三中形成的间隔区域的所需要的N型掺杂浓度。
[0034] 步骤三、至少一个所述超结器件单元的所述P型柱顶部需要形成所述间隔区域，采用光刻、N型离子注入和热退火工艺在需要形成所述间隔区域的所述N型外延层中
叠加N型掺杂形成所述间隔区域。
[0035] 采用光刻、P型离子注入和热退火工艺形成各所述超结器件单元的P型背栅，各所述P型背栅位于对应的所述P型柱的顶部；所述间隔区域位于对应的所述超结器件单元的所述P型背栅和底部对应的所述P型柱之间，所述间隔区域通过N型掺杂使所述P型背栅和对应的所述P型柱进行分隔。
[0036] 所述间隔区域使对应的所述超结单元在反向偏置时使所述P型柱的电压大于所述P型背栅的电压，从而增加所述超结单元完全耗尽时所需的夹断电压，提高所述超结单元在反向偏置过程中耗尽电容随反向偏置电压的降低趋势，使相同的反向偏置电压下所述超结单元的耗尽电容更高。
[0037] 进一步的改进是，通过调节所述间隔区域的高度以及N型掺杂区的掺杂浓度调节所述夹断电压。
[0038] 所述间隔区域的高度为所述P型背栅和底部对应的所述P型柱之间的间距，所述间隔区域的高度越大，所述夹断电压越大，所述间隔区域的高度通过步骤三中所述P型背栅的P型离子注入能量和注入剂量进行调节。
[0039] 所述间隔区域的N型掺杂区的掺杂浓度越高，所述夹断电压越大，所述间隔区域的N型掺杂区的掺杂浓度通过步骤三中的N型离子注入工艺进行调节。
[0040] 进一步的改进是，所述N型外延层的掺杂浓度小于等于对应所述超结单元的所述N型柱的掺杂浓度的1/10，所述间隔区域的N型掺杂区的掺杂浓度大于等于对应所述超结单元的所述N型柱的掺杂浓度的1/10；所述N型外延层的厚度为4微米～7微米，所述间隔区域的高度大于等于0.5微米。
[0041] 为解决上述技术问题，本发明提供的超结器件的制造方法包括如下步骤：
[0042] 步骤一、提供一半导体衬底，在超结器件的电荷流动区形成由多个在横向上交替排列的N型柱和P型柱组成的超结结构。
[0043] 步骤二、每一所述N型柱和其邻近的所述P型柱组成一个超结单元；每一个所述超结单元的顶部用于形成一个超结器件单元；至少一个所述超结器件单元的所述P型柱顶部需要形成所述间隔区域。
[0044] 在形成有所述超结结构的半导体衬底表面淀积形成第一N型外延子层，之后采用光刻、P型离子注入和热退火工艺在需要形成所述间隔区域的所述第一N型外延子层中进行P型掺杂形成所述间隔区域的P型掺杂区，所述P型掺杂区的底部的所述第一N型外延子组成所述间隔区域的N型掺杂区。
[0045] 重复进行所述第一N型外延子层淀积工艺以及之后的形成P型掺杂区的工艺形成多个在纵向上交替排列的N型掺杂区和P型掺杂区。
[0046] 在最后一次P型掺杂区形成后淀积形成第二N型外延子层。
[0047] 步骤三、采用光刻、P型离子注入和热退火工艺在所述第二N型外延层中形成各所述超结器件单元的P型背栅，所述间隔区域对应的所述P型背栅底部的所述第二N型外延层作为N型掺杂区纵向叠加在底部的P型掺杂区上，由叠加后的多个在纵向上交替排列的N型掺杂区和P型掺杂区组成所述间隔区域。
[0048] 所述间隔区域通过N型掺杂使所述P型背栅和对应的所述P型柱进行分隔。
[0049] 所述间隔区域使对应的所述超结单元在反向偏置时使所述P型柱的电压大于所述P型背栅的电压，从而增加所述超结单元完全耗尽时所需的夹断电压，提高所述超结单元在反向偏置过程中耗尽电容随反向偏置电压的降低趋势，使相同的反向偏置电压下所述超结单元的耗尽电容更高。
[0050] 进一步的改进是，通过调节所述间隔区域的高度以及N型掺杂区的掺杂浓度调节所述夹断电压；所述间隔区域的高度为所述P型背栅和底部对应的所述P型柱之间的间距，所述间隔区域的高度越大，所述夹断电压越大。
[0051] 所述间隔区域的N型掺杂区的掺杂浓度越高，所述夹断电压越大；所述间隔区域的N型掺杂区的掺杂浓度通过所述第一N型外延子层或所述第二N型外延子层
外延生长时调节或通过所述第一N型外延子层或所述第二N型外延子层外延后再进行N型离子注入调节。
[0052] 进一步的改进是，所述间隔区域的各所述N型掺杂区的高度大于等于0.5微米；所述第二N型外延子层的厚度为4微米～7微米；所述间隔区域的各所述N型掺杂区的掺杂浓度大于等于对应所述超结单元的所述N型柱的掺杂浓度的1/10。
[0053] 本发明通过在超结器件单元中设置间隔区域，间隔区域通过N型掺杂使P型背栅和对应的P型柱进行分隔，这样在设置有间隔区域的超结单元反偏时，P型柱顶部的电位和P型背栅的电位不相等，一般超结器件单元反偏时P型背栅接地、N型柱接高电压，这样P型柱顶部的电位将会高于P型背栅的电位，从而能增加超结单元完全耗尽时所需的夹断电压，而夹断电压的增加能够提高超结单元的耗尽电容随反向偏置电压的降低趋势，提高高压下的电容也即在相同的电压下增加间隔区域后电容会越高，这会减小开关中的电压剧烈变化、降低过冲，改善电路和系统的电磁干扰性能。对于超结器件为超结MOSFET器件时，超结单元的耗尽电容对应于栅漏电容(Cgd)。
[0054] 另外，本发明将间隔区域设置为由多个在纵向上交替排列的N型掺杂区和P型掺杂区组成时，也即相对于采用单独的一个N型掺杂区组成间隔区域，交替排列的N型掺杂区和P型掺杂区具有更高的击穿电压，所以本发明通过设置交替排列的N型掺杂区和P型掺杂区的间隔区域的结构能使超结单元保持较高的击穿电压值。
附图说明
[0055] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0056] 图1是超结功率器件的Cgd曲线示意图；
[0057] 图2是现有超结器件的结构示意图；
[0058] 图3是本发明第一
实施例超结器件的结构示意图；
[0059] 图4是本发明第一实施例超结器件的Cgd曲线仿真图；
[0060] 图5是本发明第一实施例超结器件的Coss曲线仿真图；
[0061] 图6是本发明第一实施例超结器件的击穿电压仿真图；
[0062] 图7是本发明第二实施例超结器件的结构示意图。
具体实施方式
[0063] 超结器件相比于传统的高压器件，极大的降低了导通电阻。在相同的面积下，器件的导通电阻可以达到传统器件的1/5～1/10。在相同导通电阻的情况下，超结器件的电容只有传统器件的1/5～1/10。
[0064] 低的电容，可以大幅提高器件的开关速度，降低开关的损耗，跟传统器件相比具有更高的效率。
[0065] 在器件开启的时候，器件的漏极电压变化率为：
[0066]
[0067] 其中，VD为漏极电压， 为漏极电压变化率；RG为栅极总的
串联电阻，包括器件自身的栅电阻以及驱动电路所串联的栅电阻；CGD为器件的栅漏电容，VGP为器件的平台电压，在器件符合长沟道近似的情况下：
[0068]
[0069] I为超结在导通的时候所流过的漏极
电流，VTH为
阈值电压。VGS为外加驱动电路所加的最高栅极电压，通常为10～15V。
[0070] 器件在关断的时候，对应的
[0071]
[0072] 因此为了保证器件的导通和关断的时间大致相等，一般在器件设计的时候，让因为超结器件大幅降低了器件的电容，所以导致CGD(VD)很小，通常在几个pF，因此 很高，这样使得电路的电压过冲比较高，严重的时候甚至会导致器件的损坏。 过高也会导致器件对其它电路的电磁干扰(EMI)的增大。
[0073] 本发明实施例采用增加CGD的方法来解决这一问题：
[0074] 超结功率器件的CGD的曲线通常如图1所示，图1中的曲线是以击穿电压为650V，导通电阻为1ohm的超结NMOSFET器件为例得到：
[0075] 在这里栅极和源极电压均为0V，改变漏极电压。上图中横轴为漏极电压，由于源极电压为0，漏极电压Vd也即为漏极和源极之间的源漏电压Vds，纵轴为对应的电容值。随着Vds的增加，CGD急剧减小。当Vds为15V～20V之间的某一值的时候，电容值下降到最低点，此后逐步增大到一个稳定值。Cgd最低点处的Vds电压，通常称为夹断(Pitch-Off)电压；如图1中的Cp0为Cgd曲线的最低点，该电容值对应的电压Vds1即为夹断电压。
[0076] 这个电压是由超结器件的结构决定的。
[0077] 现有超结器件：
[0078] 下面以N型超结，也就是漂移区为N型的来介绍，具体为如图2所示的现有超结NMOSFET器件的结构为例来介绍，现有超结NMOSFET器件包括：
[0079] 栅极1，通常是由
多晶硅组成，厚度通常在3000-5000A之间。
[0080] 栅氧化层2，用来是实现栅极1和沟道的隔离，栅氧化层2的厚度决定了栅极1的耐压，通常为了保证一定的栅极1的耐压，栅氧化层2的厚度一般大于 。
[0081] 源区3，由N型重掺杂区组成，掺杂的剂量通常是在1e15/cm2以上。
[0082] P型背栅5，P型背栅5通常由P阱组成，P型背栅5的被栅极1覆盖的表面用于形成沟道，所以P型背栅5也为沟道区，P型背栅5的
掺杂剂量通常是在5e13/cm2～1e14/cm2之间，它的掺杂剂量决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。
[0083] 背栅引出区4，由P型重掺杂区组成，用于形成空穴的收集区。
[0084] 交替排列的N型柱7和P型柱6，由多个交替排列的N型柱7和P型柱6组成超结结构，图2中仅示意出了一个N型柱7以及和N型柱7邻接的两个P型柱6，每一个P型柱6的顶部都形成了一个超结器件单元，相邻两个超结器件单元共用一个N型柱7。
[0085] N型柱7作为超结器件单元的N型漂移区，漂移区的掺杂的体浓度通常是在1e15/cm3～5e16/cm3之间，漂移区的厚度决定了器件的击穿电压。
[0086] P型柱6为N型柱7的P型互补掺杂，它是用来横向跟N型漂移区耗尽，从而可以同时实现高的掺杂浓度和高的击穿电压。P型柱6在工艺上通常有两种实现方式，一种是通过多次外延形成，另外一种是通过挖槽和P型硅填入形成的。
[0087] 超结结构形成于N型高掺杂的半导体衬底如硅衬底9表面，其体浓度1e19/cm3以上，其高的掺杂浓度是为了减小衬底的电阻，漏极形成于衬底9的底部表面。
[0088] 在超结结构和衬底9之间包括N型
缓冲层8，N型缓冲层8的主要目的是为了防止因为工艺的热过程，高掺杂的衬底9的
原子扩散到漂移区即N型柱7，造成漂移区的掺杂浓度提高，从而降低器件的击穿电压。N型缓冲层8的掺杂浓度通常跟N型柱7的掺杂浓度基本保持一致。
[0089] 图2中，P型柱6和P型背栅5是
接触并连接在一起的，在漏极加电压，P型背栅5接0V时，因为P型柱6因为跟上面的P型背栅5相连而也为0V，N型柱7跟漏极电压相连，在比较低的电压下P型柱6和N型柱7在横向会发生完全耗尽，这个时候栅极1下方的
电场基本上不受到漏极电压的控制，CGD大幅降低。
[0090] 在这里假定P型柱6的宽度为WP，掺杂浓度为NA。N型柱7的宽度为WN，掺杂浓度为ND，在通常超结的设计里面有WN＝WP＝W，NA＝ND＝N
[0091] 这个完全耗尽对应的电压近似为：
[0092]
[0093] 在这里VPitch为夹断电压；εs为材料的
介电常数。Q通常是在1.6e-7/cm2～3.2e-7/cm2。
[0094] 以硅材料为例，同时代入典型值Q＝1.6e-7/cm2,W＝5μm，可以得到VPitch＝18.9V。结合图1的曲线可知，增加Pitch-Off电压，能够减缓Cgd的电容值随电压急剧降低的趋势，提高在高压下Cgd的值，可以降低dv/dt，从而能够减小对外界的电磁干扰。
[0095] 本发明第一实施例超结器件：
[0096] 如图3所示，是本发明第一实施例超结器件的结构示意图；本发明第一实施例超结器件的电荷流动区包括由多个在横向上交替排列的N型柱7和P型柱6组成的超结结构；每一所述N型柱7和其邻近的所述P型柱6组成一个超结单元；每一个所述超结单元的顶部形成有一个超结器件单元。
[0097] 各所述超结器件单元中包括有P型背栅5，各所述P型背栅5位于对应的所述P型柱6的顶部，至少一个所述超结器件单元的所述P型背栅5和底部对应的所述P型柱6具有一个间隔区域(space)10，该间隔区域10通过N型掺杂使所述P型背栅5和对应的所述P型柱6进行分隔。
[0098] 所述间隔区域10使对应的所述超结单元在反向偏置时使所述P型柱6顶部的电压大于所述P型背栅5的电压，从而增加所述超结单元完全耗尽时所需的夹断电压，提高所述超结单元在反向偏置过程中耗尽电容随反向偏置电压的降低趋势，使相同的反向偏置电压下所述超结单元的耗尽电容更高。
[0099] 本发明第一实施例中，所述间隔区域10全部由一个N型掺杂区组成，通过调节所述间隔区域10的高度以及N型掺杂区的掺杂浓度调节所述夹断电压；所述间隔区域10的高度为所述P型背栅5和底部对应的所述P型柱6之间的间距，所述间隔区域10的高度越大，所述夹断电压越大；所述间隔区域10的N型掺杂区的掺杂浓度越高，所述夹断电压越大。
[0100] 所述间隔区域10的高度大于等于0.5微米。
[0101] 所述间隔区域10的N型掺杂区的掺杂浓度大于等于对应所述超结单元的所述N型柱7的掺杂浓度的1/10。
[0102] 本发明第一实施例超结器件以为超结MOSFET中的平面栅超结N型MOSFET即NMOSFET为例进行说明，超结器件单元还包括：
[0103] 栅极1，通常是由多晶硅组成，厚度通常在3000-5000A之间。
[0104] 栅氧化层2，用来是实现栅极1和沟道的隔离，栅氧化层2的厚度决定了栅极1的耐压，通常为了保证一定的栅极1的耐压，栅氧化层2的厚度一般大于 。
[0105] 源区3，由形成于所述P型背栅5中的N型重掺杂区组成，掺杂的剂量通常是在1e15/cm2以上。
[0106] 所述P型背栅5通常由P阱组成，P型背栅5的被栅极1覆盖的表面用于形成沟道，所以P型背栅5也为沟道区，P型背栅5的掺杂剂量通常是在5e13/cm2～1e14/cm2之间，它的掺杂剂量决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。
[0107] 背栅引出区4，由形成于所述P型背栅5中的P型重掺杂区组成，用于形成空穴的收集区，所述背栅引出区4和所述源区3连接在一起并都通过接触孔连接到源极。
[0108] 图3中仅示意出了一个N型柱7以及和N型柱7邻接的两个P型柱6，每一个P型柱6的顶部都形成了一个超结器件单元，相邻两个超结器件单元共用一个N型柱7。
[0109] N型柱7作为超结器件单元的N型漂移区，漂移区的掺杂的体浓度通常是在1e15/cm3～5e16/cm3之间，漂移区的厚度决定了器件的击穿电压。
[0110] P型柱6为N型柱7的P型互补掺杂，它是用来横向跟N型漂移区耗尽，从而可以同时实现高的掺杂浓度和高的击穿电压。P型柱6在工艺上通常有两种实现方式，一种是通过多次外延形成，另外一种是通过挖槽和P型硅填入形成的。
[0111] 超结结构形成于N型高掺杂的半导体衬底如硅衬底9表面，其体浓度1e19/cm3以上，其高的掺杂浓度是为了减小衬底的电阻，漏极形成于衬底9的底部表面。
[0112] 在超结结构和衬底9之间包括N型缓冲层8，N型缓冲层8的主要目的是为了防止因为工艺的热过程，高掺杂的衬底9的原子扩散到漂移区即N型柱7，造成漂移区的掺杂浓度提高，从而降低器件的击穿电压。N型缓冲层8的掺杂浓度通常跟N型柱7的掺杂浓度基本保持一致。
[0113] 比较图2和图3所示可知，本发明第一实施例和图2所示的现有结构的区别之处为，本发明第一实施例中增加了一个间隔区域10。间隔区域10的掺杂浓度可以跟N型柱7一样也可以，也可以是不一样，间隔区域10的N型掺杂区的掺杂浓度大于等于N型柱7的掺杂浓度的1/10即可。在工艺实现上，间隔区域10可以是在7N型柱7的
基础上，重新做一次外延层，外延的浓度可以跟7相同也可以不同，可以比7更浓也可以更淡。间隔区域10也可以是由离子注入而成，注入的能量可以在200keV～2MeV这个范围内，注入的剂量可以在5e11/cm2～2e12/cm2这个范围内。
[0114] 在漏极加电压，P型背栅5接0V时，本发明第一实施例的P型柱6因为跟上面的P型背栅5不相连，故P型柱6的电压会高于0V，所述间隔区域10的高度越大、P型柱6的电压会越高；间隔区域10的N型掺杂区的掺杂浓度越高、P型柱6的电压也会越高，但是太高的掺杂浓度会导致器件击穿电压的降低。N型柱7跟漏极电压相连，由P型柱6的电压高于0V，故P型柱6和N型柱7在横向发生完全耗尽所需的漏极电压要大于图2所示的现有结构，所以本发明第一实施例能增加Pitch-Off电压，能够减缓Cgd的电容值随电压急剧降低的趋势，提高在高压下Cgd的值，可以降低dv/dt，从而可以实现降低过冲以及能够减小对外界的电磁干扰。
[0115] 如图4所示，是本发明第一实施例超结器件的Cgd曲线仿真图，为利用计算机仿真得到的结果，在这里假定间隔区域10的掺杂浓度和N型柱7的掺杂浓度跟7相同，改变仅是P型背栅5和P型柱6之间间距即间隔区域10的高度，共仿真了3种情况：曲线101对应于高度为0微米，曲线102对应于高度为2微米，曲线103对应于高度为4微米，曲线101也即为图2所示的现有结构的仿真曲线；可以看到：
[0116] 曲线103的Pitch-Off电压要大于曲线102的Pitch-Off电压，曲线102的Pitch-Off电压大于曲线101的Pitch-Off电压；
[0117] 曲线103的Cgd的电容值随电压急剧降低的趋势要缓于曲线102，曲线102的Cgd的电容值随电压急剧降低的趋势要缓于曲线101；在漏极电压较小时3根曲线有一定的重叠，随着漏极电压的增加，曲线103的Cgd的电容值大于曲线102的Cgd的电容值，曲线102的Cgd的电容值大于曲线101的Cgd的电容值。
[0118] 由上可知，本发明第一实施例确实能增加Pitch-Off电压，能够减缓Cgd的电容值随电压急剧降低的趋势，提高在高压下Cgd的值，可以降低dv/dt，从而可以实现降低过冲以及能够减小对外界的电磁干扰
[0119] 同时，本发明第一实施例的结构还能降低在
低电压下的输出电容(Coss)，这样一方面减小了器件的
开关损耗，另一方面也减低了器件输出电容随电压Vds变化的非线性度，使得器件易于使用。如图5所示，是本发明第一实施例超结器件的Coss曲线仿真图，仿真了半个元胞，尺寸为5.5微米长1.0微米宽，纵坐标的电容单位为F，也即为5.5微米2的电容值。在这里假定间隔区域10的掺杂浓度和N型柱7的掺杂浓度相同，改变仅是P型背栅5和P型柱6之间间距即间隔区域10的高度，共仿真了4种情况：曲线201对应于高度为0微米，曲线202对应于高度为0微米，曲线203对应于高度为2微米，曲线204对应于高度为4微米；即曲线201和
202都为图2所示的现有结构的仿真曲线；可以看到：在低压下，曲线203和204的电容值要小于曲线201和202的电容值，所以本发明第一实施例还能降低在低电压下的输出电容(Coss)。
[0120] 本发明第一实施例中，所述超结结构能够由具有相同夹断电压的所述超结单元组合而成，这时侯，可以将所有的超结单元都设置为相同，不同超结单元的所述间隔区域10的高度和掺杂浓度都相同。
[0121] 所述超结结构也能够由具有不同夹断电压的所述超结单元组合而成；这样不同元胞的Cgd随Vds变化的曲线不同，其夹断电压也不同，从而可以提高器件的最小的Cgd。这时超结单元能设置为多种结构：
[0122] 有的超结器件单元中可以不设置所述间隔区域10，也即P型柱6和P型背栅5直接结构，和图2所示的现有超结器件单元结构相同。但是必须包含有具有高度不为零的所述间隔区域10的超结器件单元，各超结器件单元的所述间隔区域10能够相同，也能够不同如高度或掺杂浓度不同。
[0123] 或者，所有超结器件单元中都设置有所述间隔区域10，但是所述间隔区域10根据高度和掺杂浓度的不同分为多种，不同的所述间隔区域10被一个以上的超结器件单元采用。
[0124] 本发明第一实施例采用图3所示的超结MOSFET为例进行说明，该超结MOSFET为平面栅超结MOSFET，各所述超结器件单元的栅极结构为形成于所述P型背栅的表面平面栅结构并从顶部覆盖所述P型背栅。将平面栅替换为沟槽栅也能得到沟槽栅超结MOSFET，各所述超结器件单元的栅极结构为形成于沟槽中的沟槽栅结构并从侧面覆盖所述P型背栅。
[0125] 本发明第一实施例中，所述间隔区域的高度越大，器件的Pitch-Off电压越高，但是高度大的间隔区域10会降低器件的击穿电压。如图6所示，是本发明第一实施例超结器件的击穿电压仿真图；曲线301和302的区别仅为间隔区域10的高度不同，曲线301对应于高度为2微米，曲线302对应于高度为4微米；可以看到：曲线302对应的击穿电压被曲线301的击穿电压降低了100V以上。
[0126] 所以本发明第一实施例中，虽然通过采用增加间隔区域10的高度能够增加器件的夹断电压，但是同时会带来器件的击穿电压降低的不利影响；所以本发明第一实施例通常将所述间隔区域10的高度设置在0.5微米～4微米之间。
[0127] 为了即增加夹断电压，又实现使器件的击穿电压保持较高值，本发明采用了如下第二实施例结构。
[0128] 本发明第二实施例：
[0129] 如图7所示，是本发明第二实施例超结器件的结构示意图,本发明第二实施例结构和本发明第一实施例结构的区别之处为：
[0130] 本发明第二实施例的所述间隔区域10由多个在纵向上交替排列的N型掺杂区10a和P型掺杂区10b组成且所述间隔区域10的上下两端都为N型掺杂区10a；通过调节所述间隔区域10的高度以及N型掺杂区10a的掺杂浓度调节所述夹断电压；所述间隔区域10的高度为所述P型背栅5和底部对应的所述P型柱6之间的间距，所述间隔区域10的高度越大，所述夹断电压越大；所述间隔区域10的N型掺杂区10a的掺杂浓度越高，所述夹断电压越大。
[0131] 所述间隔区域10的各所述N型掺杂区10a的高度大于等于0.5微米。所述间隔区域10的各所述N型掺杂区10a的掺杂浓度大于等于对应所述超结单元的所述N型柱7的掺杂浓度的1/10。
[0132] 本发明第二实施例中，通过设置纵向交替排列的N型掺杂区10a和P型掺杂区10b，在漏极加电压的时候，从P型背栅5到P型柱6之间，各P型掺杂区10b的电压会越来越高，P型背栅5的电压为0V，P型柱6的电压最高，所以各P型掺杂区10b被完全耗尽所需的电压依次增加，P型柱6的被完全耗尽需要的电压更高，因此Pitch-Off电压更加的提高。采用这个方法可以进一步提高Pitch-Off电压。当同时，由于纵向交替排列的N型掺杂区10a和P型掺杂区10b能够互相耗尽，相对于本发明第一实施例结构，本发明第二实施例能够保持较高的击穿电压。
[0133] 如图3所示，本发明第一实施例超结器件的制造方法包括如下步骤：
[0134] 步骤一、提供一半导体衬底，在超结器件的电荷流动区形成由多个在横向上交替排列的N型柱7和P型柱6组成的超结结构。
[0135] 可以采用多层外延加离子注入方式，也可以采用沟槽填充的工艺。
[0136] 超结结构形成于N型高掺杂的半导体衬底如硅衬底9表面，其体浓度1e19/cm3以上，其高的掺杂浓度是为了减小衬底的电阻，后续形成的漏极位于衬底9的底部表面。
[0137] 在超结结构和衬底9之间包括N型缓冲层8。
[0138] 步骤二、在形成有所述超结结构的半导体衬底表面淀积形成一层N型外延层；每一所述N型柱7和其邻近的所述P型柱6组成一个超结单元；每一个所述超结单元的顶部的所述N型外延层中用于形成一个超结器件单元，所述N型外延层的N型掺杂浓度等于后续步骤三中形成的间隔区域10的所需要的N型掺杂浓度。
[0139] 步骤三、采用光刻、P型离子注入和热退火工艺形成各所述超结器件单元的P型背栅5，各所述P型背栅5位于对应的所述P型柱6的顶部，至少一个所述超结器件单元的所述P型背栅5和底部对应的所述P型柱6具有一个间隔区域10，所述间隔区域10直接由所述N型外延层组成，该间隔区域10通过N型掺杂使所述P型背栅5和对应的所述P型柱6进行分隔。
[0140] 所述间隔区域10使对应的所述超结单元在反向偏置时使所述P型柱6的电压大于所述P型背栅5的电压，从而增加所述超结单元完全耗尽时所需的夹断电压，提高所述超结单元在反向偏置过程中耗尽电容随反向偏置电压的降低趋势，使相同的反向偏置电压下所述超结单元的耗尽电容更高。
[0141] 通过调节所述间隔区域10的高度以及N型掺杂区10A的掺杂浓度调节所述夹断电压。
[0142] 所述间隔区域10的高度为所述P型背栅5和底部对应的所述P型柱6之间的间距，所述间隔区域10的高度越大，所述夹断电压越大，所述间隔区域10的高度通过步骤三中所述P型背栅5的P型离子注入能量和注入剂量进行调节。调节方法为：
[0143] 当所有所述间隔区域10的高度都相同时，所述P型背栅5的P型离子注入能量和注入剂量都相同。
[0144] 当具有不同高度的所述间隔区域10时，通过增加所述P型背栅5的P型离子注入能量能使注入深度更大、所述间隔区域10的高度越小；通过增加所述P型背栅5的P型离子注入剂量能使后续热退火工艺中扩散的深度更大、所述间隔区域10的高度越小。
[0145] 所述间隔区域10的N型掺杂区10A的掺杂浓度越高，所述夹断电压越大，所述间隔区域10的N型掺杂区10A的掺杂浓度通过步骤二中形成所述N型外延层时调节。
[0146] 所述N型外延层的掺杂浓度大于等于对应所述超结单元的所述N型柱7的掺杂浓度的1/10；所述N型外延层的厚度为4微米～7微米，所述间隔区域10的高度大于等于0.5微米。
[0147] 之后，进行N型重掺杂形成源区3，掺杂的剂量通常是在1e15/cm2以上。
[0148] 进行P型重掺杂形成背栅引出区4，背栅引出区4用于形成空穴的收集区，所述背栅引出区4和所述源区3连接在一起并后续会都通过接触孔连接到源极。
[0149] 形成栅氧化层2或栅极1；栅极1，通常是由多晶硅组成，厚度通常在3000-5000A之间。栅氧化层2用来是实现栅极1和沟道的隔离，栅氧化层2的厚度决定了栅极1的耐压，通常为了保证一定的栅极1的耐压，栅氧化层2的厚度一般大于 。P型背栅5的被栅极1覆盖的表面用于形成沟道，所以P型背栅5也为沟道区，P型背栅5的掺杂剂量通常是在5e13/cm2～2
1e14/cm 之间，它的掺杂剂量决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。
[0150] 形成
正面金属引出源极和栅极，形成背面金属引出漏极。
[0151] 如图3所示，本发明第二实施例超结器件的制造方法包括如下步骤：
[0152] 步骤一、提供一半导体衬底，在超结器件的电荷流动区形成由多个在横向上交替排列的N型柱7和P型柱6组成的超结结构。
[0153] 可以采用多层外延加离子注入方式，也可以采用沟槽填充的工艺。
[0154] 超结结构形成于N型高掺杂的半导体衬底如硅衬底9表面，其体浓度1e19/cm3以上，其高的掺杂浓度是为了减小衬底的电阻，后续形成的漏极位于衬底9的底部表面。
[0155] 在超结结构和衬底9之间包括N型缓冲层8。
[0156] 步骤二、在形成有所述超结结构的半导体衬底表面淀积形成一层N型外延层或本征外延层；每一所述N型柱7和其邻近的所述P型柱6组成一个超结单元；每一个所述超结单元的顶部的所述N型外延层中用于形成一个超结器件单元，所述N型外延层的N型掺杂浓度低于后续步骤三中形成的间隔区域10的所需要的N型掺杂浓度。
[0157] 步骤三、至少一个所述超结器件单元的所述P型柱6顶部需要形成所述间隔区域10，采用光刻、N型离子注入和热退火工艺在需要形成所述间隔区域10的所述N型外延层中叠加N型掺杂形成所述间隔区域10。较佳为，所述间隔区域10的N型掺杂区10A的掺杂浓度大于等于对应所述超结单元的所述N型柱7的掺杂浓度的1/10。
[0158] 采用光刻、P型离子注入和热退火工艺形成各所述超结器件单元的P型背栅5，各所述P型背栅5位于对应的所述P型柱6的顶部，至少一个所述超结器件单元的所述P型背栅5和底部对应的所述P型柱6具有一个间隔区域10，所述间隔区域10直接由所述N型外延层组成，该间隔区域10通过N型掺杂使所述P型背栅5和对应的所述P型柱6进行分隔。
[0159] 所述间隔区域10使对应的所述超结单元在反向偏置时使所述P型柱6的电压大于所述P型背栅5的电压，从而增加所述超结单元完全耗尽时所需的夹断电压，提高所述超结单元在反向偏置过程中耗尽电容随反向偏置电压的降低趋势，使相同的反向偏置电压下所述超结单元的耗尽电容更高。
[0160] 通过调节所述间隔区域10的高度以及N型掺杂区10A的掺杂浓度调节所述夹断电压。
[0161] 所述间隔区域10的高度为所述P型背栅5和底部对应的所述P型柱6之间的间距，所述间隔区域10的高度越大，所述夹断电压越大，所述间隔区域10的高度通过步骤三中所述P型背栅5的P型离子注入能量和注入剂量进行调节。调节方法为：
[0162] 当所有所述间隔区域10的高度都相同时，所述P型背栅5的P型离子注入能量和注入剂量都相同。
[0163] 当具有不同高度的所述间隔区域10时，通过增加所述P型背栅5的P型离子注入能量能使注入深度更大、所述间隔区域10的高度越小；通过增加所述P型背栅5的P型离子注入剂量能使后续热退火工艺中扩散的深度更大、所述间隔区域10的高度越小。
[0164] 所述间隔区域10的N型掺杂区10A的掺杂浓度越高，所述夹断电压越大，所述间隔区域10的N型掺杂区10A的掺杂浓度通过步骤三中的N型离子注入工艺进行调节。较佳为，所述N型外延层的掺杂浓度小于等于对应所述超结单元的所述N型柱7的掺杂浓度的1/10。
[0165] 所述N型外延层的厚度为4微米～7微米。所述间隔区域10的高度大于等于0.5微米。
[0166] 之后，进行N型重掺杂形成源区3，掺杂的剂量通常是在1e15/cm2以上。
[0167] 进行P型重掺杂形成背栅引出区4，背栅引出区4用于形成空穴的收集区，所述背栅引出区4和所述源区3连接在一起并后续会都通过接触孔连接到源极。
[0168] 形成栅氧化层2或栅极1；栅极1，通常是由多晶硅组成，厚度通常在3000-5000A之间。栅氧化层2用来是实现栅极1和沟道的隔离，栅氧化层2的厚度决定了栅极1的耐压，通常为了保证一定的栅极1的耐压，栅氧化层2的厚度一般大于 。P型背栅5的被栅极1覆盖的2
表面用于形成沟道，所以P型背栅5也为沟道区，P型背栅5的掺杂剂量通常是在5e13/cm ～
1e14/cm2之间，它的掺杂剂量决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。
[0169] 形成正面金属引出源极和栅极，形成背面金属引出漏极。
[0170] 本发明第二实施例方法中，所述间隔区域10的N型掺杂区10A的掺杂浓度通过N型离子注入工艺进行单独调节，这样N型外延层的掺杂浓度就能按照终端结构的要求进行设计，有利于终端设计。
[0171] 如图7所示，本发明第三实施例超结器件的制造方法包括如下步骤：
[0172] 步骤一、提供一半导体衬底，在超结器件的电荷流动区形成由多个在横向上交替排列的N型柱7和P型柱6组成的超结结构。
[0173] 可以采用多层外延加离子注入方式，也可以采用沟槽填充的工艺。
[0174] 超结结构形成于N型高掺杂的半导体衬底如硅衬底9表面，其体浓度1e19/cm3以上，其高的掺杂浓度是为了减小衬底的电阻，后续形成的漏极位于衬底9的底部表面。
[0175] 在超结结构和衬底9之间包括N型缓冲层8。
[0176] 步骤二、每一所述N型柱7和其邻近的所述P型柱6组成一个超结单元；每一个所述超结单元的顶部用于形成一个超结器件单元；至少一个所述超结器件单元的所述P型柱6顶部需要形成所述间隔区域10。
[0177] 在形成有所述超结结构的半导体衬底表面淀积形成第一N型外延子层，之后采用光刻、P型离子注入和热退火工艺在需要形成所述间隔区域10的所述第一N型外延子层中进行P型掺杂形成所述间隔区域10的P型掺杂区10b，所述P型掺杂区10b的底部的所述第一N型外延子组成所述间隔区域10的N型掺杂区10a。
[0178] 重复进行所述第一N型外延子层淀积工艺以及之后的形成P型掺杂区10b的工艺形成多个在纵向上交替排列的N型掺杂区10a和P型掺杂区10b；
[0179] 在最后一次P型掺杂区10b形成后淀积形成第二N型外延子层。
[0180] 步骤三、采用光刻、P型离子注入和热退火工艺在所述第二N型外延层中形成各所述超结器件单元的P型背栅5，所述间隔区域10对应的所述P型背栅5底部的所述第二N型外延层作为N型掺杂区10a纵向叠加在底部的P型掺杂区10b上，由叠加后的多个在纵向上交替排列的N型掺杂区10a和P型掺杂区10b组成所述间隔区域10。
[0181] 所述间隔区域10通过N型掺杂使所述P型背栅5和对应的所述P型柱6进行分隔。
[0182] 所述间隔区域10使对应的所述超结单元在反向偏置时使所述P型柱6的电压大于所述P型背栅5的电压，从而增加所述超结单元完全耗尽时所需的夹断电压，提高所述超结单元在反向偏置过程中耗尽电容随反向偏置电压的降低趋势，使相同的反向偏置电压下所述超结单元的耗尽电容更高。
[0183] 通过调节所述间隔区域10的高度以及N型掺杂区10a的掺杂浓度调节所述夹断电压；所述间隔区域10的高度为所述P型背栅5和底部对应的所述P型柱6之间的间距，所述间隔区域10的高度越大，所述夹断电压越大。
[0184] 所述间隔区域10的N型掺杂区10a的掺杂浓度越高，所述夹断电压越大；所述间隔区域10的N型掺杂区10a的掺杂浓度通过所述第一N型外延子层或所述第二N型外延子层外延生长时调节或通过所述第一N型外延子层或所述第二N型外延子层外延后再进行N型离子注入调节。
[0185] 所述间隔区域10的各所述N型掺杂区10a的高度大于等于0.5微米；所述第二N型外延子层的厚度为4微米～7微米；所述间隔区域10的各所述N型掺杂区10a的掺杂浓度大于等于对应所述超结单元的所述N型柱7的掺杂浓度的1/10。
[0186] 之后，进行N型重掺杂形成源区3，掺杂的剂量通常是在1e15/cm2以上。
[0187] 进行P型重掺杂形成背栅引出区4，背栅引出区4用于形成空穴的收集区，所述背栅引出区4和所述源区3连接在一起并后续会都通过接触孔连接到源极。
[0188] 形成栅氧化层2或栅极1；栅极1，通常是由多晶硅组成，厚度通常在3000-5000A之间。栅氧化层2用来是实现栅极1和沟道的隔离，栅氧化层2的厚度决定了栅极1的耐压，通常为了保证一定的栅极1的耐压，栅氧化层2的厚度一般大于 。P型背栅5的被栅极1覆盖的表面用于形成沟道，所以P型背栅5也为沟道区，P型背栅5的掺杂剂量通常是在5e13/cm2～1e14/cm2之间，它的掺杂剂量决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。
[0189] 形成正面金属引出源极和栅极，形成背面金属引出漏极。
[0190] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多
变形和改进，这些也应视为本发明的保护范围。
