半导体存储器件的制造方法
阅读：759发布：2024-01-03
专利汇可以提供半导体存储器件的制造方法专利检索，专利查询，专利分析的服务。并且本 发明 提供一种 半导体 存储器 的制造方法，包括：提供一半导体衬底；在半导体衬底对应字线区的 位置 上形成第一光罩，定义字线区的位置，并 光刻 形成第一掩模图形；侧向 刻蚀 第一掩模图形；对所述第一介质层进行刻蚀，形成第一硬掩膜图形；进行 离子注入 ，形成第一掺杂区；在半导体衬底上形成第二介质层；在第二介质层上形成第二光罩，定义 浮栅 区的位置，并光刻形成第二掩模图形，刻蚀第二介质层形成多个第二硬掩模图形；进行离子注入，形成第二掺杂区，通过调整字线硬掩膜刻蚀和字线区离子注入的次序，对掩膜图形进行侧向刻蚀，所小区 覆盖 面积，从而使得存储区离子注入和字线区离子注入的面积能100％覆盖整个存储器件，从而改善了存储器件的均匀不好， 沟道 电流 受到影响的问题，提高了半导体器件的可靠性。，下面是半导体存储器件的制造方法专利的具体信息内容。
1.一种半导体存储器件的制造方法，其特征在于，包括步骤：
提供一半导体衬底，在所述半导体衬底，在所述半导体衬底上具有第一介质层；
在半导体衬底对应字线区的位置上形成第一光罩，定义字线区的位置，并光刻形成第一掩模图形；
侧向刻蚀第一掩模图形；
对所述第一介质层进行刻蚀，形成第一硬掩膜图形；
进行离子注入，形成第一掺杂区；
在半导体衬底上形成第二介质层；
在第二介质层上形成第二光罩，定义浮栅区的位置，并光刻形成第二掩模图形；
刻蚀第二介质层形成多个第二硬掩模图形；
进行离子注入，形成第二掺杂区。
2.根据权利要求1所述的半导体存储器件的制造方法，其特征在于，所述第一介质层为氮化硅；
3.根据权利要求1所述的半导体存储器件的制造方法，其特征在于，所述第二介质层为氮化硅；
4.根据权利要求1所述的半导体存储器件的制造方法，其特征在于，所述第一掩膜图形和第二掩模图形为光刻胶材料。
5.根据权利要求1所述的半导体存储器件的制造方法，其特征在于，所述第一掩模图形侧向刻蚀是采用氧气灰化的工艺。
6.根据权利要求1所述的半导体存储器件的制造方法，其特征在于，所述第一掩模图形去除是采用紫外线照射。
7.根据权利要求1所述的半导体存储器件的制造方法，其特征在于，所述第一硬掩膜图形刻蚀是采用干法等离子体刻蚀。
8.根据权利要求1所述的半导体存储器件的制造方法，其特征在于，所述第二硬掩模图形刻蚀是采用干法等离子体刻蚀。
9.根据权利要求1所述的半导体存储器件的制造方法，其特征在于，在离子注入形成存储区之后还包括去除第二掩模图形。
10.根据权利要求1所述的半导体存储器件的制造方法，其特征在于，所述去除第二掩模图形是采用氧气灰化的工艺。
半导体存储器件的制造方法
技术领域
[0001] 本发明提供一个半导体器件的制造方法，尤其涉及一种半导体存储器件的制造方法。
背景技术
[0002] 在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路。其中存储器件在集成电路产品中占了相当大的比例，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(快闪存储器)和FRAM(铁电存储器)等。存储器中的快闪存储器的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
[0003] 其中，存储单元主要是由用来存储电荷的浮栅(Floating Gate)与用来控制数据存储的控制栅(Control Gate)所构成，控制栅设置于浮栅之上且二者之间以阻挡氧化层相隔，同时浮栅与半导体衬底之间以隧穿氧化层相隔，字线单元与存储单元相邻设置，且字线栅与浮栅平行分布，用于控制存储单元的开启。
[0004] 如图1所示，根据现有技术的闪存分栅单元结构包括位于衬底100中的漏极及源极(未具体示出)；源极上方的双栅结构500中依次形成有第一浮栅520、第一控制栅510，漏极的双栅结构600中上方依次形成有第二浮栅620、第二控制栅610；所述衬底10上还形成有位于所述第一浮栅和第二浮栅之间的选择栅400(即字线)；每个闪存分栅单元结构的第一浮栅520、第一控制栅510、第二浮栅620和第二控制栅610与所述选择栅之间还形成有一层氧化层700，以便进行隔离，在第一浮栅和第二浮栅之间具有字线栅。
[0005] 在超快闪(SuperFlash)制造工艺流程中，我们通常用WLSP光罩来定义存储单元(Flash cell)区，并进行离子注入，出于成本降低的目的，现有技术中很多产品做了WLSP光罩减版，从而字线单元的离子注入是在GSTI(区分存储器件中浮栅区域和字线区域的光罩)之后，而存储单元的离子注入是在FGSN(浮栅的光罩)和刻蚀之后。也就是，传统的工艺：“GSTI PHOTO→Cell IMP→GSTI Etch”+“FGSN Photo/Etch→Cell IMP”，GSTI和FGSN的工艺窗口的形成需要两个不同光罩和刻蚀工艺，出于GSTI和FGSN光罩本身工艺设计要求，GSTI和FGSN的两者的光罩之间一般存在0.05μm～0.25μm的间隙，所以两个光罩面积不能完全覆盖我们的闪存器件所在区域，从而使得离子注入的过程不能覆盖整个存储器件区域，从而导致闪存器件的均匀不好，沟道电流受到影响。
发明内容
[0006] 为解决上述技术问题，本发明提供了一种半导体存储器件的制造方法，改善了闪存器件的沟道电流的问题，提高了半导体器件的可靠性。
[0007] 一种半导体存储器的制造方法，包括：提供一半导体衬底，在所述半导体衬底，在所述半导体衬底上具有第一介质层；
[0009] 侧向刻蚀第一掩模图形；
[0010] 对所述第一介质层进行刻蚀，形成第一硬掩膜图形；
[0011] 进行离子注入，形成第一掺杂区；
[0012] 在半导体衬底上形成第二介质层；
[0013] 在第二介质层上形成第二光罩，定义浮栅区的位置，并光刻形成第二掩模图形；
[0014] 刻蚀第二介质层形成多个第二硬掩模图形；
[0015] 进行离子注入，形成第二掺杂区。
[0017] 优选的，所述第二介质层为氮化硅；
[0018] 优选的，所述第一掩膜图形和第二掩模图形为光刻胶材料。
[0019] 优选的，所述第一掩模图形侧向刻蚀是采用氧气灰化的工艺。
[0020] 优选的，所述第一掩模图形去除是采用紫外线照射。
[0021] 优选的，所述第一硬掩膜图形刻蚀是采用干法等离子体刻蚀。
[0022] 优选的，所述第二硬掩模图形刻蚀是采用干法等离子体刻蚀。
[0023] 优选的，在离子注入形成存储区之后还包括去除第二掩模图形。
[0024] 优选的，所述去除第二掩模图形是采用氧气灰化的工艺。
[0025] 本发明的与现有技术相比，优点在于：
[0026] 通过调整字线区对应位置的掩膜刻蚀和第一掺杂区离子注入的次序，并在第一掺杂区离子注入前对第一掩膜图形进行侧向刻蚀，从而使得第一掺杂区离子注入和第二掺杂区离子注入的面积能100％覆盖整个存储器件，从而改善了存储器件的均匀不好，沟道电流受到影响的问题，提高了半导体器件的可靠性。附图说明
[0027] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0028] 图1为现有半导体存储器件的结构示意图；
[0029] 图2为本发明的半导体存储器件的制造方法流程图；
[0030] 图3～图6为本发明的半导体存储器件的制造方法示意图。
具体实施方式
[0031] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0032] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0033] 现有的存储器件的存储区的浮栅和字线的工艺窗口的形成需要两个不同光刻工艺以及两次刻蚀工艺，出于浮栅和浮栅硬掩膜光刻本身工艺设计要求，字线区硬掩膜光刻和浮栅区硬掩膜光刻的两者的光罩之间一般存在0.05μm～0.25μm的间隙，所以两个光罩面积不能完全覆盖我们的闪存器件所在区域，从而使得离子注入的过程不能覆盖整个存储器件区域，从而导致闪存器件的均匀不好，沟道电流受到影响。
[0034] 从而发明人通过研究想到利用调整字线区硬掩膜刻蚀和字线区离子注入的次序，并在字线区离子注入前对掩模图形做刻蚀，从而使得字线区离子注入和存储区离子注入的面积能100％覆盖整个存储器件，从而改善了存储器件的均匀不好，沟道电流受到影响的问题，提高了半导体器件的可靠性。
[0035] 为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
[0036] 图2为本发明的半导体存储器件的制造方法流程图；图3～图6为本发明的半导体存储器件的制造方法示意图。下面结合图2～图6，对本发明半导体存储器件的实施例进行详细说明。
[0037] 参考图2，本实施例提供了一种半导体存储器的制造方法，包括：
[0038] S21，提供一半导体衬底，；
[0039] S22，在半导体衬底对应字线区的位置上形成第一光罩，定义字线区的位置，并光刻形成第一掩模图形；
[0040] S23，侧向刻蚀第一掩模图形；
[0041] S24，对所述第一介质层进行刻蚀，形成第一硬掩膜图形；
[0042] S25，进行离子注入，形成第一掺杂区；
[0043] S27，在半导体衬底上形成第二光罩，定义浮栅区的位置，并光刻形成第二掩模图形，刻蚀第二介质层形成多个第二硬掩模图形；
[0044] S28，进行离子注入，形成第二掺杂区。
[0045] 首先，参考图3，执行步骤S21，提供一半导体衬底100，通过浅沟槽隔离结构工艺，利用浅沟槽隔离结构(STI)在半导体衬底100区分浮栅区和字线区的位置；优选的，在半导体衬底100上沉积有第一介质层101。
[0046] 接着，参考图4，执行步骤S22，在第一介质层101上形成第一光罩，在本实施例中，第一光罩为GSTI(区分存储器件中浮栅区域和字线区域的光罩)，用于定义字线区的对应位置。因此，在本步骤中，包括先在第一介质层101上涂覆光刻胶层，例如利用旋涂的方式涂覆，然后经过软烘(Soft Baking)、边缘光刻胶的去除，形成光刻胶层，之后放置第一光罩，第一光罩上具有要形成的第一硬掩膜的图形，然后进过对准(Alignment)、曝光(Exposure)、烘焙、显影、硬烘焙最终完成第一掩膜图形104。
[0047] 接着，参考图5，执行步骤S23，侧向刻蚀第一掩模图形104。由于在本实施中，所述第一掩模图形104为光刻胶材料，因此，在本实施例中是采用O2灰化的工艺或者O2Trim,紫外线照射(UV curing)，在本实施例中，具体地，可以采用浓度为40％～90％的磷酸溶液与20％～50％的氢氟酸溶液作为腐蚀液，来侧向刻蚀所述第一掩膜图形104，从而使得第一掩模图形104，即光刻胶图形的覆盖面积缩小
[0048] 接着执行步骤24，利用第一掩膜图形104的掩蔽，对第一介质层101进行刻蚀，形成第一硬掩膜图形105。所述刻蚀可以采用BOE或者HF进行湿法刻蚀，或者干法等离子体刻蚀，在本实施例中是采用等离子体干法刻蚀。
[0049] 在本实施例中，还可以包括去除第一掩模图形的步骤。
[0050] 接着，继续参考图5，执行步骤S25，进行离子注入，形成第一掺杂区。例如在本实施例中，所述入P型离子注入方向与所述半导体衬底的垂直方向之间的倾斜角度为3度～60度，注入剂量为1e10cm-2～5e14cm-2，且在注入P型离子后，还对所述半导体衬底30进行500℃～1500℃的热退火处理来活化P型离子。本实施例中，注入的P型离子为硼离子，注入剂量为5e11cm-2到2e12cm-2，注入能量为20keV到50keV。
[0051] 接着，参考图6，执行步骤S26，在半导体衬底上形成第二介质层116。例如在半导体衬底100上沉积氧化硅、氮氧化硅或者LPTEOS(低压沉积正硅酸乙脂形成的氧化层)，或者氮化硅。
[0052] 其中，浅沟槽隔离结构(STI)工艺以及浮栅层以及栅阻挡氧化层的沉积工艺与现有技术相同，在此不做赘述，同时为了更好地突出本发明的重点，器件剖面结构示意图更清晰明了地体现本发明的发明主旨，浅沟槽隔离结构STI和栅阻挡氧化层等结构均未图示。
[0053] 接着，继续参考图6，在步骤S27中，在第二介质层116上涂覆形成光刻胶层，在其他实施例中，也可以在衬底上形成光刻胶层，并利用一个能定义浮栅区的对应位置第二光罩，对所述光刻胶层进行光刻，形成第二掩模图形115，再继续利用所述第二掩模图形115做掩模刻蚀形成多个平行排列的第二硬掩模图形116。所述刻蚀可以采用利用BOE或HF进行湿法刻蚀，在本实施例中优选的利用等离子体干法刻蚀。
[0054] 在本实施例中，没有去除第一硬掩膜图形105，而是将其作为后续形成的第二介质层的一部分，在其他实施例中也可以在离子注入之后将第一硬掩膜图形105去除。
[0055] 接着，继续参考图6，在步骤S28中，进行离子注入形成第二掺杂区，例如在本实施例中，所述入P型离子注入方向与所述半导体衬底的垂直方向之间的倾斜角度为3度～60度，注入剂量为1e10cm-2～5e14cm-2，且在注入P型离子后，还对所述半导体衬底30进行500℃～1500℃的热退火处理来活化P型离子。本实施例中，注入的P型离子为硼离子，注入剂量为5e11cm-2到2e12cm-2，注入能量为20keV到50keV。
[0056] 在传统超快闪(SuperFlash)制造工艺流程中，我们通常用WLSP光罩来定义存储单元(Flash cell)区，并进行离子注入，出于成本降低的目的，现有技术中很多产品做了WLSP光罩减版，从而字线单元的离子注入是在GSTI(区分存储器件中浮栅区域和字线区域的光罩)之后，而存储单元的离子注入是在FGSN(浮栅的光罩)和刻蚀之后。也就是，传统的工艺：“GSTI PHOTO→Cell IMP→GSTI Etch”+“FGSN Photo/Etch→Cell IMP”，GSTI和FGSN的工艺窗口的形成需要两个不同光罩和刻蚀工艺，出于GSTI和FGSN光罩本身工艺设计要求，GSTI和FGSN的两者的光罩之间一般存在0.05μm～0.25μm的间隙，所以两个光罩面积不能完全覆盖我们的闪存器件所在区域，从而使得离子注入的过程不能覆盖整个存储器件区域，从而导致闪存器件的均匀不好，沟道电流受到影响。
[0057] 而本发明中，通过调整字线区对应位置的刻蚀和第一掺杂区离子注入的次序，并在第一掺杂区离子注入前对光刻胶层进行侧向刻蚀，缩小其覆盖面积，即“GSTI PHOTO→GSTI Etch→PR Pull back→Cell IMP”+“FGSN PH/ET→Cell IMP”，从而在存储区离子注入的时候不受GSTI和FGSN的两者的光罩之间一般存在0.05μm～0.25μm的间隙的限制，使得第一掺杂区区离子注入和第二掺杂区离子注入的面积能100％覆盖整个存储器件，从而使得离子注入的过程能覆盖整个存储器件区域，解决了闪存器件的均匀不好，沟道电流受到影响的问题。
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