技术领域
[0001] 本
发明属于
半导体晶体材料制备领域，涉及一种同质或者
异质外延材料制备方法，具体涉及一种缓冲型衬底结构及其上的侧向外延生长方法。
背景技术
[0002] 在当前的半导体晶体材料外延制备领域，一般采用同质或者异质外延技术。在材料制备过程中，衬底材料本身存在的
缺陷、或者在生长过程中引入了杂质、或者由于异质衬底导致的晶格缺陷等，均会降低材料的晶体
质量，进而降低了材料的物理化学性能，在制备成为器件之后器件的品质也会受到较大的影响。
[0003] 为了提高材料的晶体质量，降低材料的生长缺陷，目前普遍采用的技术为：提高设备的
真空度减少外在污染，控制材料生长的环境气氛条件来得到高品质的晶体，采用
缓冲层技术、侧向外延技术、同质外延等。
[0004] 但是，无论采用上述何种技术均仍会在材料制备过程中引入杂质缺陷(原材料/设备均非完全理想状态)或者人为掺杂引入缺陷(如为了形成n或者p型掺杂)，而且对于一般的异质外延技术，由于衬底材料和外延的材料存在大的晶格失配和热失配，导致在外延层中存在大量的晶格缺陷。对此，有技术人员提出了侧向外延生长技术(Epitaxy of Lateral Over-Growth，简称ELOG)，位错
密度和材料间应
力可以大大的降低，能够从传统的1E18降低到1E16/cm-2量级。
[0005] 侧向外延生长技术(以下简称ELOG)如图4所示，分为有掩膜层ELOG(也称为选区外延)和无掩膜层ELOG两种。图4即为无掩膜层ELOG技术。
[0006] 有掩膜层ELOG通常使用
二氧化
硅(SiO2)或氮化硅(SiNx)等
电介质作为掩膜材料，通过在掩膜层上开窗口，实现空间上控制外延层生长的方法。选区外延要确保外延生长只发生在窗口区域，而不是在掩膜层上，这可以通过降低电介质掩膜层上生长物质的
饱和度来阻止反应源的沉淀和累积。选区外延又可以细分为一步侧向外延、两步侧向外延、悬臂侧向外延以及空气桥侧向外延等方法，这些方法的基本思想是滤除位错，使得对应于窗口区域的GaN结构类似于掩膜层以下的GaN结构，而掩膜层以上的GaN结构几乎没有位错。由于掩膜层的存在阻挡了其下方的穿透位错向上方外延层的传播，因而使掩膜层上的GaN材料几乎是由无位错的非极性垂直面生长而成。
[0007] 无掩膜ELOG：该技术主要是指在外延生长过程中模板上没有掩膜层的侧向外延生长技术。以柱形图形衬底为例，在外延过程中，主要发生横向生长与纵向生长两种生长模式，通过调节横、纵向生长速率的比例，最终可以形成表面平整的
薄膜。
[0008] 尽管ELOG技术在改善材料结晶质量、减少位错等缺陷方面取得了可喜的进步，但是仍然有许多问题存在其中。例如，在选区外延过程中，掩膜层材料的引入会在MOCVD反应室中引入污染，从而增加了外延层中自掺杂的可能性，这会增加位错的形成，不利于晶体质量的提高；而且掩膜层与外延层
接触式的生长模式容易在外延层中引入
应力，不利于位错密度的降低。对于现有的无掩膜ELOG则外延控制过程复杂，现在几乎没有可以量产的工艺，过程的复杂和不确定性增加导致产品品质
稳定性不可预料。
发明内容
[0009] 本发明提供一种缓冲型衬底结构及其上的侧向外延生长方法，解决了传统外延技术生长晶体材料缺陷较多，晶体质量不易提升，外延层与基底材料间应力过大的问题，又避免了传统侧向外延生长过程工艺控制过程复杂，良率低的问题。
[0010] 本发明的基本解决方案如下：
[0011] 一种用于侧向外延生长的缓冲型衬底结构，包括平片衬底，其特殊之处在于：所述平片衬底上生长有第一外延层，该第一外延层与后续外延材料为相同的
晶体结构；所述平片衬底及其上生长的第一外延层整体经过了图形化处理形成有保留部分第一外延层的图形化衬底结构。
[0012] 图形化处理后的第一外延层保留部分的宽度最好在0.05um-2um。
[0013] 平片衬底材料可以选择Al2O3、Si、GaN或GaAs或其他的任意可以作为衬底的材料。
[0014] 相应的，本发明还提出了一种侧向外延生长的方法，主要包括以下步骤：
[0015] 1)生长前述缓冲型衬底结构
[0016] 1.1)在平片衬底上生长第一外延层，该第一外延层的晶体结构与后续外延材料相同；
[0017] 1.2)之后使用图形化衬底的处理工艺对平片衬底及其上外延生长的第一外延层整体进行处理从而得到保留部分第一外延层的图形化衬底结构，图形化处理后的第一外延层保留部分的宽度在0.05um-2um。
[0018] 1.3)之后进行外延
退火处理，即得到所述的缓冲型衬底结构；
[0019] 2)以所述的缓冲型衬底结构作为缓冲层，继续进行后续同质或者异质外延生长，通过控制外延生长过程的速率在0.5um/hour-10um/hour，即得到在此缓冲层上的侧向外延结构。
[0020] 上述步骤1.1)中第一外延层的生长可以采用分子束外延、
化学气相沉积、物理沉积或溅射蒸
镀工艺形成。
[0021] 上述步骤1.3)中的外延退火处理的较佳条件为：处理
温度在750℃～1150℃，时间为5秒～3600秒，压力在10毫巴～1050毫巴。
[0022] 本发明的优点在于：
[0023] 本发明结合传统外延和侧向外延的优势并克服其各自的缺点，创造性的提出了先生长第一外延层而后再进行图形化处理，利用图形化处理保留的第一外延层作为
基础进行退火和后续外延生长，进而得到低位错密度、高晶体质量的外延材料；这种生长方式自然实现了传统无掩膜ELOG技术的优点，降低了衬底材料和外延层间的应力进一步降低了位错。由于预先生长了第一外延层而使后续的外延生长过程变得简单和稳定，只需要使用传统的工艺条件即可以得到高质量的材料和器件。
附图说明
[0024] 图1示意了在平片衬底上生长第一外延层的结构。
[0025] 图2示意了对第一外延层和衬底整体进行图形化处理后的结构。
[0026] 图3示意了在保留部分的第一外延层上进行后续侧向外延生长的结构。
[0027] 图4示意了传统侧向外延生长结构。
[0028] 附图标号说明：
[0029] 1-第一外延层，2-第二外延层，3-衬底。
具体实施方式
[0030] 以下结合具体
实施例对本发明的原理进行详述：
[0031] 如图1所示，先在平片衬底上生长第一外延层，该外延层晶体结构与后续外延材料为同种晶体结构材料，一般我们称之为缓冲层；衬底材料可以为Al2O3，Si，GaN，GaAs和其他的任意可以作为衬底的材料。可以采用常规外延条件如分子束外延，化学气相沉积，物理沉积或溅射蒸镀等形成。
[0032] 第一外延层为与后续外延材料为同种晶体结构材料，但是其元素组分和配比可以不同而又分为同质外延和异质外延。
[0033] 之后如图2所示，使用图形化衬底的处理工艺对
覆盖有第一外延层的衬底进行处理，得到的图形化衬底结构保留有部分第一外延层，图形化处理后的第一外延层保留部分的宽度在0.05um-2um。
[0034] 之后对图形化衬底的处理后的第一外延层和衬底进行传统的外延退火处理，处理温度在750度-1150度，时间为5秒-3600秒，压力在10毫巴-1050毫巴。再后如图3所示，即可进行后续的外延工艺生长；后续外延可以为同质生长也可以为异质生长。
[0035] 该方法工序简单，成本较低，可以明显减少位错，改善外延生长质量并降低衬底材料和外延层晶格失配产生的应力，为后续的外延生长提供低位错的基础而有利于后期器件制备，可以提高器件性能，延长器件寿命。
[0036] 具体实施例1：
[0037] 如图1所示，先在蓝
宝石(Al2O3)平片衬底上使用MOCVD技术生长第一外延层GaN材料。
[0038] 之后如图2所示，使用图形化衬底的处理工艺对覆盖有第一外延层GaN材料的衬底进行处理，得到的图形化衬底结构保留有部分第一外延层，图形化处理后的第一外延层保留部分的宽度在0.5um。
[0039] 之后对图形化衬底的处理后的第一外延层和衬底进行传统的外延退火处理，处理温度在1050度，时间为450秒，压力在300毫巴。
[0040] 再后如图3所示，即可进行后续的外延工艺生长；
[0041] 该方法工序简单，成本较低，可以明显减少位错，改善外延生长质量并降低衬底材料和外延层晶格失配产生的应力，为后续的外延生长提供低位错的基础而有利于后期器件制备，可以提高器件性能，延长器件寿命。
[0042] 使用经过此方法处理过的第一外延层进行后续外延工艺生长与一般PSS外延工艺相比，材料
X射线测试晶面半宽可以由(002)350arcsec和(102)300arcsec降低到(002)250arcsec和(102)246arcsec，材料位错等级可以降低1个数量级；通过同样的芯片工艺测试对比，使用此方法的LED芯片
亮度可以提升10％。
[0043] 需要强调的是，以上实施例中给出了实现最佳技术效果的优选参数，但这些具体参数不应视为对本发明
权利要求最大保护范围的限制。
说明书中阐述了本发明技术革新的原理，本领域技术人员应当能够认识到在基本方案下对各具体参数做适度的调整仍然能够基本实现本发明的目的。
