반도체 장치 및 그 제조 방법
专利汇可以提供반도체 장치 및 그 제조 방법专利检索，专利查询，专利分析的服务。并且PURPOSE: A semiconductor device and a manufacturing method thereof are provided to be capable of forming a plurality of pins at a QFN(Quad Flat Non-leaded) package. CONSTITUTION: A semiconductor chip(2) loaded at the upper portion of a die pad part(4), is located at the center portion of an encapsulation part(3). A plurality of leads(5) made of the same material as the die pad part, are arrayed around the die pad part, At this time, one end portion(5a) of each lead is electrically connected to a bonding pad of the main surface of the semiconductor chip through an Au wire(6). At the time, the other end portion(5c) of each lead is ended at the lateral portion of the encapsulation part. One end portion of the lead is arrayed adjacent to the die pad part for reducing the distance with the semiconductor chip.，下面是반도체 장치 및 그 제조 방법专利的具体信息内容。
반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것으로, 특히 수지 밀봉형 반도체 장치의 다핀화에 적용하는 데 유효한 기술에 관한 것이다.
리드 프레임에 탑재된 반도체 칩을 몰드 수지로 이루어지는 밀봉 부재에 의해 밀봉한 수지 패키지의 일종에 QFN(Quad Flat Non-leaded package)가 있다.
QFN은, 본딩 와이어를 거쳐서 반도체 칩과 전기적으로 접속되는 복수 리드의 각각의 일단부를 밀봉 부재의 외주부 이면(하면)으로부터 노출시켜 단자를 구성하고, 상기 단자의 노출면과는 반대측인 면, 즉 밀봉 부재의 내부 단자면에 본딩 와이어를 접속하여 상기 단자와 반도체 칩을 전기적으로 접속하는 구조로 되어 있다. 그리고, 이들 단자를 배선 기판의 전극(풋 프린트)에 납땜함으로써 실장된다. 이 구조는 리드가 패키지(밀봉 부재)의 측면으로부터 횡방향으로 연장되어 단자를 구성하는 QFP(Quad Flat Package)에 비해, 실장 면적이 작아진다는 이점을 구비하고 있다.
상기 QFN에 대해서는, 예를 들어 일본 특허 공개 2001-189410호 공보나 특허 제3072291호 등에 기재가 있다.
그러나, 이러한 QFN은 반도체 칩에 형성되는 LSI의 고기능화 및 고성능화에 수반하여 단자수를 증가(다핀화)하고자 하면, 다음과 같은 문제가 생긴다.
즉, 전술한 바와 같이 QFN은 밀봉 부재의 이면에 노출되는 단자면과는 반대측인 면에 본딩 와이어를 접속하기 때문에, 단자 피치와 리드의 본딩 와이어 접속 부위의 피치가 동일해진다. 또, 단자 면적은 실장시의 신뢰성을 확보하기 위한 소정의 면적이 필요해지므로, 지나치게 작게 할 수 없다.
따라서, 패키지 사이즈를 바꾸지 않고 다핀화를 도모하려고 한 경우, 단자수를 그만큼 늘릴 수 없으므로, 대폭적인 다핀화가 가능하지 않다. 한편, 패키지 사이즈를 크게 하여 다핀화를 도모하려고 하면, 반도체 칩과 본딩 와이어 접속 부위와의 거리가 길어져, 본딩 와이어 길이가 길어져 버리게 되므로, 와이어 본딩 공정이나 수지 몰드 공정에서 인접한 와이어끼리가 쇼트하는 등의 문제가 발생되어, 제조 수율이 저하되어 버린다.
또한, 제조 비용을 낮출 목적으로 반도체 칩을 슈링크한 경우도, 반도체 칩과 본딩 와이어 접속 부위와의 거리가 길어져, 본딩 와이어의 접속을 할 수 없게 되는 문제도 발생한다.
본 발명의 목적은 QFN의 다핀화를 달성할 수 있는 기술을 제공하는 데 있다.
본 발명의 다른 목적은 칩 슈링크에 대응한 QFN을 얻을 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
도1은 본 발명의 일실시 형태인 반도체 장치의 외관(표면측)을 도시한 평면도.
도2는 본 발명의 일실시 형태인 반도체 장치의 외관(이면측)을 도시한 평면도.
도3은 본 발명의 일실시 형태인 반도체 장치의 내부 구조(표면측)를 도시한 평면도.
도4는 본 발명의 일실시 형태인 반도체 장치의 내부 구조(이면측)를 도시한 평면도.
도5는 본 발명의 일실시 형태인 반도체 장치의 단면도.
도6은 본 발명의 일실시 형태인 반도체 장치의 제조에 이용하는 리드 프레임의 전체 평면도.
도7은 도6에 도시한 리드 프레임의 제조 방법을 도시한 주요부 단면도.
도8은 본 발명의 일실시 형태인 반도체 장치의 제조 방법을 도시한 리드 프레임의 주요부 평면도.
도9는 본 발명의 일실시 형태인 반도체 장치의 제조 방법을 도시한 리드 프레임의 주요부 단면도.
도10은 본 발명의 일실시 형태인 반도체 장치의 제조 방법을 도시한 리드 프레임의 주요부 평면도.
도11은 본 발명의 일실시 형태인 반도체 장치의 제조 방법을 도시한 리드 프레임의 주요부 단면도.
도12는 본 발명의 일실시 형태인 반도체 장치의 제조 방법을 도시한 리드 프레임 및 금형의 주요부 단면도.
도13은 본 발명의 일실시 형태인 반도체 장치의 제조 방법을 도시한 리드 프레임 및 금형의 주요부 단면도.
도14는 본 발명의 일실시 형태인 반도체 장치의 제조 방법을 도시한 리드 프레임의 주요부 평면도.
도15는 본 발명의 일실시 형태인 반도체 장치의 제조 방법을 도시한 리드 프레임 및 금형의 주요부 단면도.
도16은 본 발명의 일실시 형태인 반도체 장치의 제조에 이용하는 금형의 상부형이 리드 프레임과 접촉하는 부분을 도시한 평면도.
도17은 본 발명의 일실시 형태인 반도체 장치의 제조에 이용하는 금형의 게이트 위치와, 캐비티에 주입된 수지가 흐르는 방향을 모식적으로 도시한 평면도.
도18은 본 발명의 일실시 형태인 반도체 장치의 제조 방법을 도시한 리드 프레임의 전체 평면도(표면측).
도19는 본 발명의 일실시 형태인 반도체 장치의 제조 방법을 도시한 리드 프레임의 단면도.
도20은 본 발명의 일실시 형태인 반도체 장치의 제조 방법을 도시한 리드 프레임의 전체 평면도(이면측).
도21은 본 발명의 다른 실시 형태인 반도체 장치의 제조에 이용하는 리드 프레임의 주요부 평면도.
도22는 본 발명의 다른 실시 형태인 반도체 장치의 제조에 이용하는 리드 프레임의 주요부 단면도.
도23은 본 발명의 다른 실시 형태인 반도체 장치의 제조에 이용하는 리드 프레임의 제조 방법을 도시한 주요부 단면도.
도24는 도21 및 도22에 도시한 리드 프레임을 사용한 반도체 장치의 제조 방법을 도시한 주요부 단면도.
도25는 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 주요부 단면도.
도26의 (a) 내지 도26의 (e)는 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 주요부 단면도.
도27의 (a), 도27의 (b)는 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 주요부 단면도.
도28의 (a), 도28의 (b)는 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 주요부 단면도이다.
도29는 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 주요부 단면도.
도30은 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 주요부 단면도.
도31은 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 주요부 단면도.
도32는 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 주요부 단면도.
도33은 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 주요부 단면도.
도34는 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 리드 프레임의 주요부 평면도.
도35는 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 리드 프레임의 주요부 평면도.
도36은 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법에 이용하는 리드 프레임의 주요부 평면도.
도37은 본 발명의 다른 실시 형태인 반도체 장치의 내부 구조(표면측)를 도시한 평면도.
도38은 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 설명도.
도39는 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 리드프레임의 주요부 평면도.
도40은 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법에 이용하는 리드 프레임의 주요부 평면도.
도41은 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법에 이용하는 리드 프레임의 주요부 평면도.
도42의 (a) 내지 도42의 (e)는 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 주요부 단면도.
도43은 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 단면도.
도44는 본 발명의 다른 실시 형태인 반도체 장치를 도시한 단면도.
도45는 본 발명의 다른 실시 형태인 반도체 장치를 도시한 단면도.
도46은 본 발명의 다른 실시 형태인 반도체 장치를 도시한 단면도.
도47은 본 발명의 다른 실시 형태인 반도체 장치를 도시한 단면도.
도48은 본 발명의 다른 실시 형태인 반도체 장치를 도시한 단면도.
도49는 본 발명의 다른 실시 형태인 반도체 장치를 도시한 단면도.
도50의 (a), 도50의 (b)는 본 발명의 다른 실시 형태인 반도체 장치를 도시한 단면도.
도51은 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법에 이용하는 리드 프레임의 주요부 평면도.
도52는 본 발명의 다른 실시 형태인 반도체 장치의 외관(이면측)을 도시한평면도.
도53은 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법에 이용하는 리드 프레임의 주요부 평면도.
도54는 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법에 이용하는 리드 프레임의 주요부 평면도.
도55는 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법에 이용하는 리드 프레임의 주요부 평면도.
도56은 본 발명의 다른 실시 형태인 반도체 장치의 제조에 이용하는 리드 프레임의 주요부 평면도.
도57은 본 발명의 다른 실시 형태인 반도체 장치의 단면도.
도58은 본 발명의 다른 실시 형태인 반도체 장치의 내부 구조(이면측)를 도시한 평면도.
도59는 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 금형의 주요부 단면도.
도60의 (a), 도60의 (b)는 금형으로부터 취출한 밀봉 부재의 부분 확대 단면도.
도61은 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : QFN
2 : 반도체 칩
3 : 밀봉 부재
4 : 다이패드부
5 : 리드
5a : 리드의 일단부측
5b : 현수 리드
5c : 리드의 타단부측
6 : Au 와이어
7 : 본딩 패드
8 : 단자
9 : 땜납층
10 : 금속판
11 : 포토 레지스트막
12 : 더미 단자
12a : 폴리이미드 수지
13 : 땜납 범프
13a : 땜납 페이스트
14 : 접착제
15, 16, 17 : 마스크
18a : Cu 페이스트
18 : Cu 단자
19 : 접착제
20 : 금속판
21 : 단자
22 : 슬릿
23 : 히트 스프레더
30A, 30B : 지그
31 : 홈
32 : 돌기
33 : 칩 지지 부재
34 : 더미 단자
35 : 오목부
36 : 단자
37 : 버어 제거 수단
40 : 금형
40A : 상부형
40B : 하부형
41 : 수지 시트
42 : 공기 벤트
C 1 내지 C 24 : 캐비티
d : 단자 직경
DC 1 내지 DC 8 : 더미 캐비티
G 1 내지 G 16 : 게이트
L : 다이싱 라인
LF 1 내지 LF 8 : 리드 프레임
P 1 : 단자간 피치(동일 열)
P 2 : 단자간 피치(다른 열)
P 3 : 리드 일단부측 선단부 피치
본 출원에 있어서 개시되는 발명 중, 대표적이지만 개요를 간단하게 설명하면, 다음과 같다.
본 발명의 반도체 장치는 반도체 칩과, 상기 반도체 칩이 탑재된 다이패드부와, 상기 반도체 칩의 주위에 배치된 복수의 리드와, 상기 반도체 칩과 상기 리드를 전기적으로 접속하는 복수의 와이어와, 상기 반도체 칩, 상기 다이패드부, 상기 복수의 리드 및 상기 복수의 와이어를 밀봉하는 밀봉 부재를 갖고, 상기 복수의 리드는 상기 반도체 칩에 가까운 일단부측의 피치가 상기 일단부측과는 반대측에 위치하는 타단부측의 피치보다도 작아지도록 형성되고, 상기 복수의 리드의 각각에는 상기 밀봉 부재의 이면으로부터 외부로 돌출하는 단자가 선택적으로 설치되어 있는 것이다.
본 발명의 반도체 장치의 제조 방법은 이하의 공정을 포함하고 있다.
(a) 상기 다이패드부와 상기 복수의 리드를 포함하는 패턴이 반복 형성되고, 상기 복수의 리드의 각각의 일면에, 상기 일면에 대해 수직인 방향으로 돌출하는 단자가 형성된 리드 프레임을 준비하는 공정과,
(b) 상기 리드 프레임에 형성된 상기 복수의 다이패드부의 각각에 반도체 칩을 탑재하고, 상기 반도체 칩과 상기 리드의 일부를 와이어에 의해 결선하는 공정과,
(c) 상부형과 하부형을 갖는 금형을 준비하고, 상기 하부형의 표면을 수지 시트로 피복한 후, 상기 수지 시트 상에 상기 리드 프레임을 적재하고, 상기 리드의 일면에 형성된 상기 단자와 상기 수지 시트를 접촉시키는 공정과,
(d) 상기 수지 시트 및 상기 리드 프레임을 상기 상부형과 상기 하부형 사이에 두고, 상기 단자의 선단부 부분을 상기 수지 시트 내로 식입하게 하는 공정과,
(e) 상기 상부형과 상기 하부형 간극에 수지를 주입함으로써, 상기 반도체 칩, 상기 다이패드부, 상기 리드 및 상기 와이어가 밀봉되는 동시에, 상기 단자의 선단부 부분이 외측으로 돌출한 복수의 밀봉 부재를 형성한 후, 상기 리드 프레임을 상기 금형으로부터 취출하는 공정과,
(f) 상기 리드 프레임을 다이싱함으로써, 상기 복수의 밀봉 부재를 개편화하는 공정.
이하, 본 발명의 실시 형태를 도면에 의거하여 상세하게 설명한다. 또, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일 기능을 갖는 부재에는 동일 부호를 부여하여, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는 특히 필요할 때 이외는 동일 또는 마찬가지인 부분의 설명을 원칙으로 하여 반복하지 않는다.
<제1 실시 형태>
도1은 본 실시 형태의 QFN의 외관(표면측)을 도시한 평면도, 도2는 QFN의 외관(이면측)을 도시한 평면도, 도3은 QFN의 내부 구조(표면측)를 도시한 평면도, 도4는 QFN의 내부 구조(이면측)를 도시한 평면도, 도5는 QFN의 단면도이다.
본 실시 형태의 QFN(1)은 1개의 반도체 칩(2)을 밀봉 부재(3)에 의해 밀봉한 표면 실장형의 패키지 구조를 갖고 있고, 그 외형 치수는 예를 들어 세로 × 가로 = 12 ㎜ × 12 ㎜, 두께 = 1.0 ㎜이다.
상기 반도체 칩(2)은 금속으로 된 다이패드부(4) 상에 탑재된 상태로 밀봉 부재(3)의 중앙부에 배치되어 있다. 이 반도체 칩(2)의 1변의 사이즈는, 예를 들어 4 ㎜이다. 상기 다이패드부(4)는, 예를 들어 1변의 사이즈가 4 ㎜ 내지 7 ㎜인 범위 내에 있는 복수 종류의 반도체 칩(2)을 탑재 가능하게 하기 위해, 그 직경을 반도체 칩(2)의 직경보다도 작게 한, 이른바 소탭 구조로 되어 있고, 본 실시 형태에서는 3 ㎜의 직경을 갖고 있다. 다이패드부(4)는 이와 일체로 형성되고, 밀봉 부재(3)의 네 구석으로 연장되는 4개의 현수 리드(5b)에 의해 지지되어 있다.
상기 다이패드부(4)의 주위에는, 다이패드부(4) 및 현수 리드(5b)와 동일 금속으로 이루어지는 복수개(예를 들어 116개)의 리드(5)가 다이패드부(4)를 둘러싸도록 배치되어 있다. 이들 리드(5)의 일단부측[반도체 칩(2)에 가까운 측](5a)은Au 와이어(6)를 거쳐서 반도체 칩(2)의 주요면 본딩 패드(7)와 전기적으로 접속되어 있고, 그와는 반대측의 타단부측(5c)은 밀봉 부재(3)의 측면에서 종단하고 있다.
상기 리드(5)의 각각은 반도체 칩(2)과의 거리를 짧게 하기 위해, 일단부측(5a)이 다이패드부(4)의 근방까지 배치되고, 그 선단부의 피치(P 3 )는 협피치(0.18 ㎜ 내지 0.2 ㎜)로 되어 있다. 이로 인해, 인접하는 리드(5)와의 피치는 일단부측(5a) 쪽이 타단부측(5c)보다도 작게 되어 있다. 리드(5)의 형상을 이와 같이 함으로써, 리드(5)의 일단부측(5a)과 본딩 패드(7)를 결선하는 Au 와이어(6)의 길이를 짧게(본 실시 형태에서는 3 ㎜ 이하) 할 수 있으므로, 다핀화한 경우에도, 또한 다핀화에 수반하여 리드(5)의 피치, 즉 Au 와이어(6)의 간격이 좁아진 경우에도, QFN(1)의 제조 공정(예를 들어, 와이어 본딩 공정이나 수지 몰드 공정)에서 Au 와이어(6)끼리가 단락하는 불량의 발생을 억제할 수 있다.
도2에 도시한 바와 같이, QFN(1)의 이면(기판 실장면)에는 복수개(예를 들어 116개)의 외부 접속용 단자(8)가 설치되어 있다. 이들 단자(8)는 밀봉 부재(3)의 각 변에 따라서 지그재그형으로 2열씩 배치되고, 각각의 단자(8)의 선단부 부분은 밀봉 부재(3)의 이면으로부터 노출되고, 또한 외측으로 돌출되어 있다. 단자(8)의 직경(d)은 0.3 ㎜이며, 인접하는 단자(8)와의 피치는 동일 열의 단자(8)와의 피치(P 1 )가 0.65 ㎜, 다른 열의 단자와의 피치(P 2 )가 0.325 ㎜이다.
본 실시 형태의 단자(8)는 리드(5)와 일체로 형성되어 있고, 단자(8)의 두께는 125 ㎛ 내지 150 ㎛ 정도이다. 또한, 리드(5) 단자(8) 이외의 부분, 즉 일단부측(5a)이나 타단부측(5c) 등의 두께는 65 ㎛ 내지 75 ㎛ 정도이다. 또한, 밀봉 부재(3)의 외측으로 돌출한 단자(8)의 선단부 부분에는, 도금법 혹은 인쇄법에 의해 땜납층(9)이 피착되어 있다. 본 실시 형태의 QFN(1)은 이들 단자(8)를 배선 기판의 전극(풋 프린트)에 납땜함으로써 실장된다.
다음에, 상기 QFN(1)의 제조 방법을 설명한다. 처음에, 도6에 도시한 바와 같은 리드 프레임(LF 1 )을 준비한다. 이 리드 프레임(LF 1 )은 Cu, Cu 합금 또는 Fe-Ni 합금 등의 금속판으로 이루어지며, 전술한 다이패드부(4), 리드(5), 현수 리드(5b) 등의 패턴이 세로 및 가로 방향으로 반복 형성된 구성으로 되어 있다. 즉, 리드 프레임(LF 1 )은 복수개(예를 들어 24개)의 반도체 칩(2)을 탑재하는 다연(多連)구조로 되어 있다.
상기 리드 프레임(LF 1 )을 제조하기 위해서는, 도7에 도시한 바와 같은 판 두께 125 ㎛ 내지 150 ㎛ 정도의 Cu, Cu 합금 또는 Fe-Ni 합금 등으로 이루어지는 금속판(10)을 준비하고, 다이패드부(4), 리드(5) 및 현수 리드(5b)를 형성하는 부위의 한 쪽면을 포토 레지스트막(11)으로 피복한다. 또한, 외부 접속용 단자(8)를 형성하는 부위는 양면을 포토 레지스트막(11)으로 피복한다. 그리고, 이 상태에서 금속판(10)을 약액에 의해 에칭하고, 한 쪽면이 포토 레지스트막(11)으로 피복된 영역의 금속판(10)의 판 두께를 절반 정도(65 ㎛ 내지 75 ㎛)까지 얇게 한다(절반 에칭). 이러한 방법으로 에칭을 행함으로써, 양면 모두 포토 레지스트막(11)으로피복되어 있지 않은 영역의 금속판(10)은 완전히 소실되고, 한 쪽면이 포토 레지스트막(11)으로 피복된 영역에 두께 65 ㎛ 내지 75 ㎛ 정도의 다이패드부(4), 리드(5) 및 현수 리드(5b)가 형성된다. 또한, 양 쪽면이 포토 레지스트막(11)으로 피복된 영역의 금속판(10)은 약액에 의해 에칭되지 않으므로, 에칭 전과 동일한 두께(125 ㎛ 내지 150 ㎛ 정도)를 갖는 돌기형의 단자(8)가 형성된다.
다음에, 포토 레지스트막(11)을 제거하고, 계속해서 리드(5)의 일단부측(5a) 표면에 Ag 도금을 실시함으로써, 상기 도6에 도시한 리드 프레임(LF 1 )이 완성된다. 또, 리드(5)의 일단부측(5a)에 Ag 도금을 실시하는 수단 대신에, 리드 프레임(LF 1 )의 전체면에 Pd(팔라듐) 도금을 실시해도 좋다. Pd 도금은, Ag 도금에 비해 도금층의 막 두께가 얇기 때문에, 리드(5)와 Au 와이어(6)의 접합성을 향상시킬 수 있다. 또한, 리드 프레임(LF 1 )의 전체면에 도금을 실시함으로써, 단자(8)의 표면에도 동시에 도금층이 형성되므로, 도금 공정을 단축할 수 있다.
이와 같이, 리드 프레임(LF 1 )의 모재가 되는 금속판(10) 일부의 한 쪽면을 포토 레지스트막(11)으로 피복하여 절반 에칭을 실시하고, 리드(5)의 판 두께를 금속판(10)의 절반 정도까지 얇게 함으로써, 일단부측(5a)의 피치가 매우 좁은(본 실시 형태에서는 0.18 ㎜ 내지 0.2 ㎜ 피치) 리드(5)를 정밀도 좋게 가공할 수 있다. 또한, 금속판(10) 일부의 양면을 포토 레지스트막(11)으로 피복함으로써, 다이패드부(4), 리드(5) 및 현수 리드(5b)의 형성과 함께 단자(8)를 형성할 수 있다.
다음에, 상기와 같은 리드 프레임(LF 1 )을 사용하여 QFN(1)을 제조하기 위해서는, 우선 도8 및 도9에 도시한 바와 같이 반도체 칩(2)의 소자 형성면을 상부를 향해 다이패드부(4) 상에 탑재하고, Au 페이스트나 에폭시 수지계의 접착제를 사용하여 양자를 접착한다.
상기 작업을 행할 때는, 도9에 도시한 바와 같이 리드 프레임(LF 1 )의 이면측에 돌기형의 단자(8)가 위치되므로, 리드 프레임(LF 1 )을 지지하는 지그(30A)의 단자(8)와 대향하는 부위에 홈(31)을 형성해 두면 좋다. 이와 같이 하면, 리드 프레임(LF 1 )을 안정되게 지지할 수 있으므로, 다이패드부(4) 상에 반도체 칩(2)을 탑재할 때에 리드 프레임(LF 1 )이 변형되거나, 다이패드부(4)와 반도체 칩(2)의 위치가 어긋나거나 하는 결점을 막을 수 있다.
또한, 본 실시 형태의 QFN(1)은 반도체 칩(2)을 금형에 장착하여 수지 몰드를 행할 때, 반도체 칩(2)의 상면측과 하면측 수지의 흐름을 균일화기 위해, 현수 리드(5b)의 일부를 절곡함으로써 다이패드부(4)를 리드(5)보다도 높은 위치에 배치하는 탭 상승 구조로 하고 있다. 따라서, 도9에 도시한 바와 같이 지그(30A)의 다이패드부(4)와 대향하는 부위에 돌기(32)를 형성함으로써, 리드 프레임(LF 1 )을 안정되게 지지할 수 있으므로, 다이패드부(4) 상에 반도체 칩(2)을 탑재할 때에 리드 프레임(LF 1 )이 변형되거나, 다이패드부(4)와 반도체 칩(2)의 위치가 어긋나거나 하는 결점을 막을 수 있다.
다음에, 도10 및 도11에 도시한 바와 같이 이미 알려진 볼본딩 장치를 사용하여 반도체 칩(2)의 본딩 패드(7)와 리드(5)의 일단부측(5a) 사이를 Au 와이어(6)로 결선한다. 이 경우도 도11에 도시한 바와 같이, 리드 프레임(LF 1 )을 지지하는 지그(30B)의 단자(8)와 대응하는 부위에 홈(31)을 형성하거나, 다이패드부(4)와 대응하는 부위에 돌기(32)를 형성하거나 해 둠으로써, 리드 프레임(LF 1 )을 안정되게 지지할 수 있으므로, Au 와이어(6)와 리드(5)의 위치 어긋남이나, Au 와이어(6)와 본딩 패드(7)의 위치 어긋남을 막을 수 있다.
다음에, 상기 리드 프레임(LF 1 )을 도12에 도시한 금형(40)에 장착하여 반도체 칩(2)을 수지 밀봉한다. 도12는 금형(40)의 일부(QFN 약 1개분의 영역)를 도시한 단면도이다.
이 금형(40)을 사용하여 반도체 칩(2)을 수지 밀봉할 때는, 우선 하부형(40B)의 표면에 얇은 수지 시트(41)를 깔고, 이 수지 시트(41) 상에 리드 프레임(LF 1 )을 적재한다. 리드 프레임(LF 1 )은 돌기형의 단자(8)가 형성된 면을 하부를 향해 적재하고, 단자(8)와 수지 시트(41)를 접촉시킨다. 그리고 이 상태에서, 수지 시트(41)와 리드 프레임(LF 1 )을 상부형(40A)과 하부형(40B) 사이에 둔다. 이와 같이 하면, 도면에 도시한 바와 같이 리드(5)의 하부면에 위치하는 단자(8)가 금형(40)[상부형(40A) 및 하부형(40B)]의 압박력에 의해 수지 시트(41)를 압박하므로, 그 선단부 부분이 수지 시트(41) 속으로 식입한다.
이 결과, 도13에 도시한 바와 같이 상부형(40A)과 하부형(40B)의 간극(캐비티)에 용융 수지를 주입하여 몰드 수지를 성형함으로써 밀봉 부재(3)를 형성한 후, 상부형(40A)과 하부형(40B)을 분리하면, 수지 시트(41) 속으로 식입하고 있던 단자(8)의 선단부 부분이 밀봉 부재(3)의 이면으로부터 외측으로 돌출한다.
또, 리드 프레임(LF 1 )의 상면을 상부형(40A)에서 압박하면, 리드 프레임(LF 1 )을 구성하는 금속판의 스프링력에 의해, 리드(5)의 선단부측인 일단부측(5a)에 상향의 힘이 작용한다. 그로 인해, 본 실시 형태의 리드 프레임(LF 1 )과 같이, 단자(8)를 2열로 배치한 경우는 리드(5)의 일단부측(5a)에 가까운 쪽에 단자(8)가 형성된 리드(5)와, 일단부측(5a)으로부터 떨어진 쪽에 단자(8)가 형성된 리드(5)에서는 단자(8)가 수지 시트(41)를 압박하는 힘에 차이가 생긴다. 즉, 일단부측(5a)에 가까운 쪽에 형성된 단자(8)는 일단부(5a)로부터 떨어진 쪽[= 상부형(40A)과 리드(5)의 접촉 부분에 가까운 쪽]에 형성된 단자(8)에 비해 수지 시트(41)를 압박하는 힘이 약해진다. 이 결과, 일단부측(5a)에 가까운 쪽에 형성된 단자(8)와, 일단부측(5a)으로부터 떨어진 쪽에 형성된 단자(8)는 밀봉 부재(3)의 이면으로부터 외측으로 돌출하는 높이에 차이가 생기고, 이들 단자(8)를 배선 기판의 전극(풋 프린트) 상에 납땜했을 때에, 일부의 단자(8)와 전극 사이가 비접촉이 되는 오픈 불량이 발생할 우려가 있다.
이러한 우려가 있는 경우는, 도14에 도시한 바와 같이 일단부측(5a)에 가까운 쪽에 단자(8)가 형성된 리드(5)의 폭(W 1 )을 일단부측(5a)으로부터 떨어진 쪽에단자(8)가 형성된 리드(5)의 폭(W 2 )보다도 넓게 하면(W 2 < W 1 ) 좋다. 이와 같이 하면, 단자(8)가 수지 시트(41)를 압박하는 힘이 모든 리드(5)에서 거의 동일해지므로, 수지 시트(41) 속으로 식입하는 단자(8)의 양, 즉 밀봉 부재(3)의 이면으로부터 외측으로 돌출하는 단자(8)의 선단부 부분의 높이는 모든 리드(5)에서 거의 같아진다.
또한, 전술한 바와 같이 본 실시 형태에서 사용하는 리드 프레임(LF 1 )은 절반 에칭에 의해 패턴[다이패드부(4), 리드(5), 현수 리드(5b) 등]을 형성하기 때문에, 리드(5)의 판 두께가 통상의 리드 프레임의 절반 정도까지 얇게 되어 있다. 그로 인해, 금형(40)[상부형(40A) 및 하부형(40B)]이 리드 프레임(LF 1 )을 압박하는 힘은 통상의 리드 프레임을 사용한 경우에 비해 약해지므로, 단자(8)가 수지 시트(41)를 압박하는 힘이 약해지는 결과, 밀봉 부재(3)의 외측으로 돌출하는 높이가 낮아진다.
그래서, 밀봉 부재(3)의 외측으로 돌출하는 단자(8)의 높이를 크게 하고 싶은 경우는, 도15에 도시한 바와 같이 상부형(40A)과 접촉하는 부분(도면의 ○ 표시로 둘러싼 부분)의 리드 프레임(LF 1 )을 절반 에칭하지 않고, 단자(8)와 동일한 두께로 해 두면 좋다.
도16은, 상기 금형(40)의 상부형(40A)이 리드 프레임(LF 1 )과 접촉하는 부분을 사선으로 나타낸 평면도이다. 또한, 도17은 이 금형(40)의 게이트 위치와, 캐비티에 주입된 수지가 흐르는 방향을 모식적으로 도시한 평면도이다.
도16에 도시한 바와 같이, 상기 금형(40)은 리드 프레임(LF 1 )의 외부 프레임 부분 및 리드(5)와 리드(5)의 연결 부분만이 상부형(40A)과 접촉하고, 그 이외의 모든 영역은 수지가 주입되는 캐비티로서 유효하게 이용되는 구조로 되어 있다.
또한, 도17에 도시한 바와 같이 상기 금형(40)의 한 변에는 복수의 게이트(G 1 내지 G 16 )가 설치되어 있고, 예를 들어 도면의 좌단부의 세로 방향으로 늘어선 3개의 캐비티(C 1 내지 C 3 )에는 게이트(G 1 , G 2 )를 통해 수지가 주입되고, 이들에 인접하는 3개의 캐비티(C 4 내지 C 6 )에는 게이트(G 3 , G 4 )를 통해 수지가 주입되는 구조로 되어 있다. 한편, 상기 게이트(G 1 내지 G 16 )와 대향하는 다른 한 변에는 더미 캐비티(DC 1 내지 DC 8 ) 및 공기 벤트(42)가 설치되어 있고, 예를 들어 게이트(G 1 , G 2 )를 통해 캐비티(C 1 내지 C 3 )에 수지가 주입되면, 캐비티(C 1 내지 C 3 ) 내의 공기가 더미 캐비티(DC 1 )에 유입하고, 캐비티(C 3 ) 내의 수지에 보이드가 생기는 것을 방지하는 구조로 되어 있다.
도18은, 상기 캐비티(C 1 내지 C 18 )에 수지를 주입하여 몰드 수지를 성형함으로써 밀봉 부재(3)를 성형한 후, 금형(40)으로부터 제거한 리드 프레임(LF 1 )의 평면도, 도19는 도18의 X-X'선에 따른 단면도, 도20은 리드 프레임(LF 1 ) 이면측의 평면도이다.
다음에, 리드 프레임(LF 1 )의 이면에 노출된 단자(8)의 표면에 땜납층(9)을 형성하고, 계속해서 밀봉 부재(3)의 표면에 제품명 등의 마크를 인쇄한 후, 도18에 도시한 다이싱 라인(L)에 따라서 리드 프레임(LF 1 ) 및 몰드 수지의 일부를 절단함으로써, 상기 도1 내지 도5에 도시한 본 실시 형태의 QFN(1)이 24개 완성된다. 또, QFN(1)을 배선 기판에 실장할 때, QFN(1)과 배선 기판과의 간극을 크게 하고 싶은 경우, 즉 QFN(1)의 스탠드 오프량을 크게 하고 싶은 경우는 단자(8)의 표면에 형성되는 땜납층(9)의 막 두께를 50 ㎛ 정도까지 두껍게 한다. 이러한 두꺼운 막 두께의 땜납층(9)을 형성하기 위해서는, 예를 들어 메탈 마스크를 이용하여 단자(8)의 표면에 땜납 페이스트를 인쇄하는 방법을 이용한다.
이와 같이, 본 실시 형태의 QFN(1)은 리드(5)의 일단부측(5a)을 다이패드부(4)의 근방까지 배치하고 있으므로, 일단부측(5a)과 반도체 칩(2) 사이의 거리를 짧게 할 수 있고, 그들 접속하는 Au 와이어(6)의 길이도 짧게 할 수 있다. 또한, 단자(8)를 지그재그형으로 배치해도 리드(5)의 일단부측(5a)의 길이는 거의 같으므로, 일단부측(5a)의 선단부가 반도체 칩(2)의 각 변에 대해 거의 일렬로 나열한다. 따라서, 리드(5)의 일단부측(5a)과 반도체 칩(2)을 접속하는 Au 와이어(6)의 길이를 거의 균등하게 할 수 있는 동시에, Au 와이어(6)의 루프 형상도 거의 균등하게 할 수 있다.
이에 의해, 인접하는 Au 와이어(6)끼리가 단락되거나, 특히 반도체 칩(2)의 네 구석 근방에서 Au 와이어(6)끼리가 교차되거나 하는 결점이 생기지 않으므로,와이어 본딩의 작업성이 향상된다. 또한, 인접하는 Au 와이어(6) 사이의 피치를 좁게 할 수 있으므로, QFN(1)의 다핀화를 실현할 수 있다.
또한, 리드(5)의 일단부측(5a)을 다이패드부(4)의 근방까지 배치함으로써, 단자(8)로부터 리드(5)의 일단부측(5a)까지의 거리가 길어진다. 이에 의해, 밀봉 부재(3)의 외부로 노출된 단자(8)를 통해 밀봉 부재(3)의 내부로 침입하는 수분이 반도체 칩(2)에 도달하기 어려워지므로, 수분에 의한 본딩 패드(7)의 부식을 방지할 수 있어 QFN(1)의 신뢰성이 향상된다.
또한, 리드(5)의 일단부측(5a)을 다이패드부(4)의 근방까지 배치함으로써, 반도체 칩(2)을 슈링크해도 Au 와이어(6) 길이의 증가는 매우 근소[예를 들어 반도체 칩(2)을 4 ㎜ 각으로부터 3 ㎜ 각으로 슈링크해도, Au 와이어(6)의 길이의 증가는, 평균 0.7 ㎜ 정도]하므로, 반도체 칩(2)의 슈링크에 수반하는 와이어 본딩의 작업성 저하를 방지할 수 있다.
<제2 실시 형태>
상기 제1 실시 형태에서는, 소탭 구조의 리드 프레임(LF 1 )을 사용하여 제조한 QFN에 대해 설명했지만, 예를 들어 도21 및 도22에 도시한 바와 같이 리드(5)의 일단부측(5a)에 시트형의 칩 지지 부재(33)를 부착한 리드 프레임(LF 2 )을 사용하여 제조하는 것도 가능하다. 본 실시 형태에서는, 상기 칩 지지 부재(33)는 절연 필름으로 이루어진다.
본 실시 형태에서 사용하는 리드 프레임(LF 2 )은 상기 제1 실시 형태의 리드프레임(LF 1 )에 준한 방법으로 제조할 수 있다. 즉, 도23에 도시한 바와 같은 판 두께 125 ㎛ 내지 150 ㎛ 정도의 금속판(10)을 준비하고, 리드(5)를 형성하는 부위의 한 쪽면을 포토 레지스트막(11)으로 피복한다. 또한, 외부 접속용 단자(8)를 형성하는 부위에는 양 면에 포토 레지스트막(11)을 형성한다. 그리고, 상기 제1 실시 형태에서 설명한 방법으로 금속판(10)을 절반 에칭함으로써, 두께 65 ㎛ 내지 75 ㎛ 정도의 리드(5)와 두께 125 ㎛ 내지 150 ㎛ 정도의 단자(8)를 동시에 형성한 후, 리드(5)의 일단부측(5a) 표면에 Ag 도금을 실시하고, 마지막으로 일단부측(5a)의 상면에 절연 필름(33)을 접착한다. 또, 절연 필름 대신에, 얇은 금속판과 같은 도전 재료에 의해 칩 지지 부재(33)를 구성해도 좋다. 이 경우는, 리드(5)끼리의 쇼트를 막기 위해, 절연성 접착제를 사용하여 리드(5)와 접착하면 좋다. 또한, 금속박의 표면에 절연성 수지를 도포한 시트 등에 의해 칩 지지 부재(33)를 구성할 수도 있다.
상기와 같은 리드 프레임(LF 2 )을 사용하는 경우도, 금속판(10) 일부의 한 쪽면을 포토 레지스트막(11)으로 마스크하여 절반 에칭을 실시함으로써, 리드(5)의 판 두께를 금속판(10)의 절반 정도까지 얇게 할 수 있으므로, 리드(5)의 일단부측(5a) 피치가 매우 좁은(예를 들어 0.18 ㎜ 내지 0.2 ㎜ 피치) 리드(5)를 정밀도 좋게 가공할 수 있다. 또한, 금속판(10) 일부의 양면을 포토 레지스트막(11)으로 마스크함으로써, 돌기형 단자(8)를 리드(5)와 동시에 형성할 수 있다.
상기 리드 프레임(LF 2 )은 제1 실시 형태에서 사용한 리드 프레임(LF 1 )과는 달리, 다이패드부(4)를 지지하는 현수 리드(5b)가 불필요해지므로, 그 만큼 리드(5)의 일단부측(5a) 선단부 피치에 여유를 갖게 할 수 있다.
또한, 칩 지지 부재(33)를 리드(5)로 지지함으로써, 리드(5)의 일단부측(5a)과 반도체 칩(2)의 거리가 짧아지므로, Au 와이어(6)의 길이를 더욱 짧게 할 수 있다. 또한, 다이패드부(4)를 4개의 현수 리드(5b)로 지지하는 경우에 비해 칩 지지 부재(33)를 확실하게 지지할 수 있으므로, 몰드 공정에서 금형 내에 용융 수지를 주입했을 때, 칩 지지 부재(33)의 변위가 억제되어, Au 와이어(6)끼리의 단락 불량을 방지할 수 있다.
이 리드 프레임(LF 2 )을 사용한 QFN(1)의 제조 방법은, 도24에 도시한 바와 같이 상기 제1 실시 형태에서 설명한 방법과 개략 동일하다.
<제3 실시 형태>
상기 제1 실시 형태, 제2 실시 형태에서는 외부 접속용 단자(8)를 리드 프레임 재료로 구성했지만, 다음과 같은 방법으로 단자를 형성할 수도 있다.
우선, 도25에 도시한 바와 같은 판 두께 75 ㎛ 정도의 금속판(10)을 준비하고, 다이패드부(4), 리드(5) 및 현수 리드(5b)를 형성하는 부위의 양면을 포토 레지스트막(11)으로 피복한다. 그리고, 이 상태에서 금속판(10)을 에칭함으로써, 다이패드부(4), 리드(5) 및 현수 리드(5b)를 형성한다. 다음에, 포토 레지스트막(11)을 제거하고, 계속해서 리드(5)의 일단부측(5a) 표면에 Ag 도금을실시함으로써, 리드 프레임(LF 3 )을 제작한다. 이 리드 프레임(LF 3 )은 외부 접속용의 단자(8)가 없는 점을 제외하면, 상기 제1 실시 형태의 리드 프레임(LF 1 )과 동일한 구성으로 되어 있다. 또, 리드 프레임(LF 3 )은 상기 제2 실시 형태의 리드 프레임(LF 2 )과 같이 다이패드부를 칩 지지 부재(33)로 구성해도 좋다. 또한, 리드 프레임(LF 3 )의 다이패드부(4), 리드(5) 및 현수 리드(5b)는 금속판(10)을 압박함으로써 형성해도 좋다.
다음에, 도26에 도시한 바와 같이 리드 프레임(LF 3 )의 일부에 실제 단자로서는 사용되지 않는 더미 단자(12)를 형성한다. 더미 단자(12)를 형성하기 위해서는, 우선 리드 프레임(LF 3 )의 이면에 스크린 인쇄용 마스크(15)를 중합하고, 다음 공정에서 외부 접속용 단자를 형성하는 부위에 폴리이미드 수지(12a)를 인쇄한 후, 이 폴리이미드 수지(12a)를 베이크한다[도26의 (b) 내지 도26의 (d)]. 더미 단자(12)의 크기는 다음 공정에서 형성된는 실제 단자의 크기와 동일한 정도로 한다. 또, 여기서는 폴리이미드 수지(12a)를 리드(5)의 표면에 인쇄함으로써 더미 단자(12)를 형성하는 경우에 대해 설명했지만, 이에 한정되는 것은 아니며, 다음 공정에서 리드(5)의 표면으로부터 박리할 수 있는 것이면, 그 재질이나 형성 방법은 상관 없다.
다음에, 상기 제1 실시 형태에서 설명한 방법에 따라서 다이패드부(4) 상에 반도체 칩(2)을 탑재하고, 계속해서 본딩 패드(7)와 리드(5)를 Au 와이어(6)로 접속한다[도26의 (e)].
다음에, 도27의 (a)에 도시한 바와 같이 상기 제1 실시 형태에서 설명한 방법에 따라서, 반도체 칩(2)을 몰드 수지로 성형함으로써 밀봉 부재(3)를 형성한다. 이 때, 리드(5)의 일면에 형성된 상기 더미 단자(12)의 선단부 부분이 밀봉 부재(3)의 이면으로부터 외측으로 돌출한다.
다음에, 도27의 (b)에 도시한 바와 같이 상기 더미 단자(12)를 리드(5)의 일면으로부터 박리한다. 더미 단자(12)가 폴리이미드 수지로 구성되어 있는 경우는, 히드라진 등의 유기 용제로 더미 단자(12)를 용해함으로써 박리할 수 있다. 더미 단자(12)를 박리하면, 밀봉 부재(3)의 이면에는 오목부(35)가 형성되어 리드(5)의 일면이 노출된다.
다음에, 도28의 (a)에 도시한 바와 같이 밀봉 부재(3)의 이면에 스크린 인쇄용 마스크(16)를 중합한 후, 도28의 (b)에 도시한 바와 같이 오목부(35)의 내부에 땜납 페이스트(13a)를 공급한다.
다음에, 마스크(16)를 제거한 후, 땜납 페이스트(13a)를 가열로 내에서 용융시킨다. 이에 의해, 도29에 도시한 바와 같이 오목부(35)의 내부에 노출된 리드(5)에 전기적으로 접속되고, 선단부 부분이 밀봉 부재(3)의 이면으로부터 외측으로 돌출하는 땜납 범프(13)가 형성된다.
또, 여기서는 땜납 페이스트(13a)를 리드(5) 표면에 인쇄함으로써 땜납 범프(13)를 형성하는 경우에 대해 설명했지만, 미리 구형으로 성형한 땜납 볼을 오목부(35)의 내부에 공급한 후, 이 땜납 볼을 리플로우함으로써 땜납 범프(13)를 형성해도 좋다.
또, 더미 단자(12)를 제거하여 땜납 범프(13)를 형성하는 작업은, 통상 몰드 수지의 성형이 완료된 직후에 행하고, 그 후 리드 프레임(LF 3 )을 절단하여 QFN(1)을 개편화하지만, QFN(1)을 개편화한 후에 더미 단자(12)를 제거하여 땜납 범프(13)를 형성하는 것도 가능하다.
상기한 본 실시 형태의 제조 방법에 따르면, 리드 프레임(LF 1 )을 절반 에칭하여 단자(8)를 형성하는 방법과는 달리, QFN(1)의 용도나 실장 기판의 종류 등에 적합한 재료를 사용하여 단자를 형성할 수 있다.
<제4 실시 형태>
외부 접속용 단자는, 다음과 같은 방법으로 형성할 수도 있다. 즉, 도30에 도시한 바와 같이 판 두께가 75 ㎛ 정도인 얇은 금속판(20)을 준비하고, 상기 제3 실시 형태와 같은 방법으로 금속판(20)을 에칭함으로써, 다이패드부(4), 리드(5) 및 도30에는 도시하지 않은 현수 리드(5b)를 갖는 리드 프레임(LF 4 )을 제작한 후, 각 리드(5)의 중도부를 단면 형상이 톱니형이 되도록 압박 성형한다. 현수 리드(5b)의 일부를 상방으로 절곡하는 탭 상승 구조를 채용하는 경우는, 현수 리드(5b)의 절곡과 리드(5)의 성형을 동시에 행하면 좋다. 또, 다이패드부(4), 리드(5) 및 현수 리드(5b)는 상기 제1 실시 형태에서 이용했던 것과 같은 두꺼운 금속판(10)을 절반 에칭 혹은 압박 성형하여 형성해도 좋다.
다음에, 도31에 도시한 바와 같이 상기 리드 프레임(LF 4 )의 다이패드부(4)상에 반도체 칩(2)을 탑재하고, 계속해서 본딩 패드(7)와 리드(5)의 일단부측(5a)을 Au 와이어(6)로 결선한 후, 반도체 칩(2)을 몰드 수지로 성형함으로써 밀봉 부재(3)를 형성한다. 이와 같이 하면, 밀봉 부재(3)의 이면에는 톱니형으로 성형된 리드(5)의 볼록부가 노출된다.
다음에, 도32에 도시한 바와 같이 밀봉 부재(3)의 이면에 노출된 리드(5)의 하단부를 그라인더 등의 공구로 연마하여 각 리드(5)의 중도부를 절단함으로써, 1개의 리드(5)를 복수의 리드(5, 5)로 분할한다.
다음에, 도33에 도시한 바와 같이 1개의 리드(5)로부터 분할된 복수의 리드(5, 5) 각각에 단자(36)를 형성한다. 이 단자(36)의 형성에는 도전성 페이스트의 인쇄, 땜납 볼 공급법 혹은 도금법 등을 사용하면 좋다. 또한, 단자(36)를 형성하는 작업은, 통상 몰드 수지를 성형하여 밀봉 부재(3)를 형성한 직후에 행하고, 그 후 리드 프레임(LF 4 )을 절단하여 QFN(1)을 개편화하지만, QFN(1)을 개편화한 후에 단자(36)를 형성하는 것도 가능하다.
또한, 상기한 본 실시 형태의 단자 형성 방법을 이용하는 경우는, 예를 들어 도34에 도시한 바와 같이 반도체 칩(2)으로부터 떨어진 위치와 반도체 칩(2)의 근방과 교대로 일단부측(5a)을 설치한 폭이 넓은 리드(5)를 형성하고, 이 리드(5)의 각 일단부측(5a)에 Au 와이어를 본딩한 후, 도35에 도시한 바와 같이 리드(5)의 중도부를 연마 및 절단함으로써, 다수의 리드(5)를 분할 형성할 수도 있다. 이 방법에 따르면, 인접하는 리드(5)와의 간격을 실질적으로 없앨 수 있으므로, QFN(1)의단자수를 대폭으로 늘릴 수 있다.
<제5 실시 형태>
도36은 QFN의 제조에 이용하는 리드 프레임(LF 5 )의 일부를 도시한 평면도, 도37은 이 리드 프레임(LF 5 )을 이용하여 제조한 QFN의 내부 구조(표면측)를 도시한 평면도이다.
본 실시 형태의 리드 프레임(LF 5 )은 다이패드부(4)의 주위를 둘러싸는 복수개의 리드(5) 선단부[일단부측(5a)]의 길이를 교대로 바꾼 구성으로 되어 있다. 또한, 이 리드 프레임(LF 5 )을 사용하는 경우는 다이패드부(4)에 탑재하는 반도체 칩(2)으로서, 그 주요면의 각 변에 따라서 본딩 패드(7)를 2열씩 지그재그형으로 배치한 것을 사용한다.
이와 같이, 리드 프레임(LF 5 )의 리드(5) 선단부의 길이를 교대로 바꾸어, 또한 반도체 칩(2)의 본딩 패드(7)를 지그재그형으로 배치한 경우는, 도38에 도시한 바와 같이 반도체 칩(2)의 외측에 가까운 열의 본딩 패드(7)와 선단부의 길이가 긴 리드(5)를 루프 높이가 낮고 또한 길이가 짧은 Au 와이어(6)로 접속하고, 내측 열의 본딩 패드(7)와 선단부의 길이가 짧은 리드(5)를, 루프 높이가 높고 또한 길이가 긴 Au 와이어(6)로 접속한다.
이에 의해, 반도체 칩(2)의 다핀화에 수반하여 리드(5)의 피치, 즉 Au 와이어(6)의 간격이 좁아진 경우에도, 서로 인접하는 Au 와이어(6)끼리의 간섭을 방지할 수 있으므로, QFN의 제조 공정(예를 들어, 와이어 본딩 공정이나 수지 몰드 공정)으로 Au 와이어(6)끼리가 단락하는 불량 발생을 유효하게 억제할 수 있다.
상기 리드 프레임(LF 5 )은, 도39에 도시한 바와 같이 본딩 패드(7)가 일렬로 배치된 반도체 칩(2)을 탑재하는 경우에도 사용할 수 있다. 또한, 반도체 칩(2)을 탑재하는 다이패드부(4)의 형상은 원형에 한정되는 것이 아니라, 예를 들어 도40에 도시한 리드 프레임(LF 6 )이나, 도41에 도시한 리드 프레임(LF 7 )과 같이 다이패드부(4)의 폭을 현수 리드(5b)의 폭보다도 넓게 한, 이른바 크로스 탭 구조 등을 채용할 수도 있다. 이 경우는, 도40에 도시한 바와 같이 다이패드부(4) 상의 복수 부위에 접착제(14)를 도포하여 반도체 칩(2)을 접착함으로써, 반도체 칩(2)의 회전 방향의 어긋남이 유효하게 방지되므로, 다이패드부(4)와 반도체 칩(2)의 상대적인 위치 정밀도가 향상된다. 또한, 실질적으로 현수 리드(5b)의 일부로서도 기능하는 다이패드부(4)의 폭이 넓음으로써, 현수 리드(5b)의 강성이 향상된다는 효과도 얻을 수 있다. 또, 상기와 같은 크로스 탭 구조의 다이패드부(4)에 있어서도, 사이즈가 다른 복수 종류의 반도체 칩(2)을 탑재할 수 있는 것은 물론이다.
<제6 실시 형태>
QFN 단자는, 다음과 같은 방법으로 형성할 수도 있다. 우선, 도42의 (a)에 도시한 바와 같이, 예를 들어 상기 제3 실시 형태의 도25에 도시한 방법으로 제작한 리드 프레임(LF 3 )을 준비한다. 다음에, 도42의 (b) 내지 도42의 (d)에 도시한 바와 같이 리드 프레임(LF 3 )의 이면에 스크린 인쇄용 마스크(17)를 중합하여, 단자를 형성하는 부위에 Cu 페이스트(18a)를 인쇄한 후, 이 Cu 페이스트(18a)를 베이크함으로써 Cu 단자(18)를 형성한다.
다음에, 도42의 (e)에 도시한 바와 같이 상기 제1 실시 형태에서 설명한 방법에 따라서 다이패드부(4) 상에 반도체 칩(2)을 탑재하고, 계속해서 본딩 패드(7)와 리드(5)를 Au 와이어(6)로 접속한다.
다음에, 도43에 도시한 바와 같이 상기 제1 실시 형태에서 설명한 방법에 따라서, 반도체 칩(2)을 몰드 수지로 성형함으로써 밀봉 부재(3)를 형성한다. 이에 의해, 리드(5)의 일면에 형성된 상기 Cu 단자(18)의 선단부 부분이 밀봉 부재(3)의 이면으로부터 외측으로 돌출한다.
그 후, 필요에 따라서 Cu 단자(18)의 표면에 무전해 도금법 등을 이용하여 Sn이나 Au의 도금을 실시해도 좋다.
상기한 본 실시 형태의 제조 방법에 따르면, 리드(5)의 일면에 더미 단자(12)를 형성한 후, 더미 단자(12)를 제거하여 땜납 범프(13)를 형성하는 상기 제3 실시 형태의 방법에 비해, 단자 형성 공정을 간략화할 수 있다.
<제7 실시 형태>
도44에 도시한 QFN(1)은, 리드(5)의 일단부측[반도체 칩(2)에 가까운 측](5a)을 상방으로 절곡한 예이다. 이와 같이 하면, 리드(5)의 일단부측(5a)과 반도체 칩(2)의 주요면과의 단차가 작아지며, 리드(5)와 본딩 패드(7)를 접속하는 Au 와이어(6)의 루프 높이를 낮게 할 수 있으므로, 그 만큼, 밀봉 부재(3)의 두께를 얇게 할 수 있다.
또한, 도45에 도시한 QFN(1)은 리드(5)의 일단부측(5a)을 상방으로 절곡하는 동시에, 다이패드부(4)를 리드(5)의 일단부측(5a)과 대략 동일한 높이로 하고, 이 다이패드부(4)의 하면측에 반도체 칩(2)을 페이스다운 방식으로 탑재한 예이다. 이와 같이 하면, 리드(5)의 일단부측(5a) 및 다이패드부(4) 각각의 상면과 밀봉 부재(3)의 상면 사이의 수지 두께를 매우 얇게 할 수 있으므로, 밀봉 부재(3)의 두께가 0.5 ㎜ 정도의 초박형 QFN을 실현할 수 있다.
리드(5)의 일단부측(5a)을 상방으로 절곡하는 상기 방식은, 예를 들어 도46 및 도47에 도시한 바와 같이 리드(5)의 일단부측(5a)에 절연 필름으로 이루어지는 칩 지지 부재(33)를 접착한 리드 프레임(LF 2 )을 사용하는 경우에도 적용할 수 있다. 칩 지지 부재(33)와 반도체 칩(2)과의 접착은, 예를 들어 칩 지지 부재(33)의 한 쪽면에 형성한 접착제(19)를 거쳐서 행한다. 이 경우도, 전술한 이유로부터 밀봉 부재(3)의 두께를 얇게 할 수 있다.
도48 및 도49는, 예를 들어 Cu나 Al과 같은 열전도성이 높은 재료로 이루어지는 히트 스프레더(23)를 사용하여 칩 지지 부재를 구성한 예이다. 히트 스프레더(23)와 칩 지지 부재를 겸용함으로써, 방열성이 양호한 QFN을 실현할 수 있다. 또한, 히트 스프레더(23)를 사용하여 칩 지지 부재를 구성하는 경우는 도50에 도시한 바와 같이, 히트 스프레더(23)의 일면을 밀봉 부재(3)의 표면에 노출시키는 것도 가능하고, 이에 의해 방열성을 더욱 향상시킬 수 있다.
또, 본 실시 형태는 리드 프레임을 절반 에칭하여 형성한 단자(8)를 갖는QFN에 적용했지만, 이에 한정되는 것은 아니며, 전술한 각종 방법으로 형성한 단자를 갖는 QFN에 적용할 수 있는 것은 물론이다.
<제8 실시 형태>
도51은 QFN의 제조에 이용하는 리드 프레임(LF 8 )의 일부를 도시한 평면도, 도52는 이 리드 프레임(LF 8 )을 이용하여 제조한 QFN의 외관(이면측)을 도시한 평면도이다.
QFN의 패키지 사이즈를 일정하게 한 상태에서 다핀화를 진행시킨 경우, 단자(8)의 피치가 매우 좁아지므로, 상기 제1 실시 형태에서 사용한 리드 프레임(LF 1 )과 같이, 단자(8)의 폭을 리드(5)의 폭보다도 넓게 하고자 하면 리드 프레임의 가공이 매우 곤란해진다.
그 대책으로서는, 본 실시 형태의 리드 프레임(LF 8 )과 같이 단자(8)의 폭을 리드(5)의 폭과 동일하게 하는 것이 바람직하다. 이에 의해, 예를 들어 단자(8) 및 리드(5)의 폭(d)이 0.15 내지 0.18 ㎜, 인접하는 단자(8)와의 피치는 동일 열의 단자(8)와의 피치(P 1 )가 0.5 ㎜, 다른 열의 단자와의 피치(P 2 )가 0.25 ㎜ 등의 협피치 초다핀인 QFN을 실현할 수 있다.
이 경우, 단자(8)의 폭이 좁아짐으로써 단자(8)와 실장 기판과의 접촉 면적이 작아지며, 접속 신뢰성이 저하되므로, 이를 보상하는 수단으로서, 단자(8)의 길이를 길게 함으로써, 면적의 저하를 막는 것이 바람직하다. 또한, 리드(5)의 폭이좁아짐으로써 리드(5)의 강도도 저하하기 때문에, 리드(5)의 선단부에 칩 지지 부재(33)를 부착하고, 이 칩 지지 부재(33)로 리드(5)를 지지함으로써, 리드(5)의 변형을 막도록 하는 것이 바람직하다. 칩 지지 부재(33)는, 도53에 도시한 바와 같이 리드(5)의 중도부에 설치해도 좋다. 단자(8)의 폭을 리드(5)의 폭과 동일하게 하는 본 실시 형태의 리드 프레임(LF 8 )은, 도54 및 도55에 도시한 바와 같이 칩 지지 부재(33)를 갖지 않는 것에 적용할 수 있는 것은 물론이다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.
예를 들어, 상기 제1 실시 형태에서 설명한 금형(40)을 사용하여 한 매의 리드 프레임(LF 1 )에 탑재된 다수의 반도체 칩(2)을 동시에 수지 밀봉하는 경우는, 리드 프레임(LF 1 )과 몰드 수지와의 열팽창 계수차에 기인하여 다이싱 전의 리드 프레임(LF 1 )에 휨이나 변형이 생기는 경우가 있다.
이를 방지하기 위해서는, 예를 들어 도56에 도시한 바와 같이 리드 프레임(LF 1 )의 외부 프레임 부분에 슬릿(22)을 마련하는 것이 유효하다. 또한, 밀봉 부재(3)를 구성하는 몰드 수지에 포함되는 필러 등의 양을 바꿈으로써, 밀봉 부재(3)의 열팽창 계수를 리드 프레임(LF 1 )의 열팽창 계수에 가깝게 하는 것도 유효하다.
또한, 예를 들어 도57에 도시한 바와 같이 밀봉 부재(3)의 이면에 다이패드부(4)를 노출시킴으로써, 방열성이 높은 QFN(1)을 실현할 수 있다. 밀봉 부재(3)의 이면에 다이패드부(4)를 노출시키기 위해서는, 예를 들어 두꺼운 판 두께의 금속판(10)을 절반 에칭하여 얇은 판 두께의 리드(5) 및 현수 리드(5b)를 형성할 때, 다이패드부(4)를 포토 레지스트막으로 덮어 둠으로써, 두꺼운 판 두께의 다이패드부(4)를 형성하면 좋다.
또한, 상기 제1 실시 형태에서는 두꺼운 판 두께의 금속판(10)을 절반 에칭하여 얇은 판 두께의 다이패드부(4), 리드(5) 및 현수 리드(5b)를 형성했지만, 얇은 판 두께의 현수 리드(5b)에 비교적 큰 사이즈의 반도체 칩(2)을 탑재한 경우는, 현수 리드(5b)의 강성이 부족한 경우가 있다. 그 대책으로서는, 예를 들어 도58에 도시한 바와 같이 현수 리드(5b)의 일부 또는 전체를 절반 에칭하지 않고, 두꺼운 판 두께로 형성하는 것이 유효하다. 또한, 이 경우는 현수 리드(5b)의 일부(또는 전체)가 밀봉 부재(3)의 이면에 노출되므로, 이 노출 부분을 배선 기판에 납땜함으로써, QFN(1)과 배선 기판의 접속 신뢰성이나 QFN(1)의 방열성을 향상시킬 수 있다.
또, 상기 실시 형태에서는 밀봉 부재(3)를 형성할 때, 금형(40)[상부형(40A) 및 하부형(40B)] 사이에 수지 시트(41)를 사이에 두는 몰드 성형 방법을 이용했지만, 도59에 도시한 바와 같이 수지 시트(41)를 사용하지 않는 몰드 성형 방법으로 밀봉 부재(3)를 형성해도 좋다. 이 경우는, 밀봉 부재(3)를 금형(40)으로부터 취출했을 때, 도60의 (a)에 도시한 바와 같이 단자(8)의 일부가 수지로 덮이거나,도60의 (b)에 도시한 바와 같이 단자(8)의 전체가 수지로 덮이거나 하는 경우가 있으므로, 도61에 도시한 바와 같이 그라인더 등의 버어 제거 수단(37)을 사용하여 단자(8) 표면의 수지 버어를 제거하고, 그 후 단자(8)의 표면에 전술한 인쇄법이나 도금법으로 금속층을 형성하면 좋다.
본 출원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 이하와 같다.
반도체 칩 주위에 배치된 복수 리드의 각각의 일단부측을 다이패드부의 근방까지 배치함으로써, 리드와 본딩 패드를 결선하는 와이어의 길이를 짧게 할 수 있으므로, 다핀화에 수반하여 리드의 피치, 즉 와이어의 간격이 좁아진 경우에도, 제조 공정의 도중에 와이어끼리가 단락하는 불량 발생을 억제하는 것이 가능해지며, QFN의 다핀화를 추진할 수 있다.
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 具有经改进接触引脚的扁平无引线封装 | 2020-05-16 | 800 |
| 四方扁平无引脚的功率MOSFET封装体 | 2020-05-20 | 799 |
| 神经网络处理器板卡及相关产品 | 2020-05-11 | 959 |
| 半导体器件 | 2020-05-25 | 911 |
| 封装结构及三维封装结构 | 2020-05-17 | 299 |
| 导线架及四方扁平无外引脚封装结构 | 2020-05-20 | 900 |
| LEAD-FREE SOLDER ALLOY COMPRISING SN, BI AND AT LEAST ONE OF MN, SB, CU AND ITS USE FOR SOLDERING AN ELECTRONIC COMPONENT TO A SUBSTRATE | 2020-05-15 | 695 |
| 先進四方扁平無引腳封裝結構及其製造方法 | 2020-05-16 | 596 |
| 單一分流反相器電路中的功率四方扁平無引腳（ＰＱＦＮ）封裝 | 2020-05-19 | 140 |
| 單一分流反相器電路中的功率四方扁平無引腳（ＰＱＦＮ）封裝 | 2020-05-25 | 278 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
