四方扁平无引脚封装及其制造方法
专利汇可以提供四方扁平无引脚封装及其制造方法专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种 四方扁平无引脚封装 及其制造方法。该四方扁平无引脚封装包括第一 图案化 导电层、第二图案化导电层、芯片、多条焊线及封装胶体。第一图案化导电层定义出第一空间。第二图案化导电层定义出第二空间，其中第一空间与第二空间及围绕第二空间的部分第二图案化导电层重叠。芯片配置于第二图案化导电层。焊线连接于芯片及第二图案化导电层之间。封装胶体包覆第二图案化导电层、芯片及焊线。根据本发明，可降低封装厚度，也可降低制造成本。，下面是四方扁平无引脚封装及其制造方法专利的具体信息内容。
1.一种四方扁平无引脚封装，包括：
第一图案化导电层，定义出与该第一图案化导电层呈正负片关系的第一空间；
第二图案化导电层，定义出与该第二图案化导电层呈正负片关系的第二空间，其中该第一空间与该第二空间及围绕该第二空间的部分该第二图案化导电层重叠；
芯片，配置于该第二图案化导电层，其中该第二图案化导电层位于该芯片及该第一图案化导电层之间；
多条焊线，连接于该芯片及该第二图案化导电层之间；以及
封装胶体，包覆该第二图案化导电层、该芯片及所述焊线。
2.如权利要求1所述的四方扁平无引脚封装，还包括：
介电层，填充于该第一空间而与该第二空间及围绕该第二空间的部分该第二图案化导电层重叠。
3.如权利要求1所述的四方扁平无引脚封装，还包括：
第一抗氧化层，配置于该第一图案化导电层，其中该第一图案化导电层位于该第一抗氧化层及该第二图案化导电层之间。
4.如权利要求1所述的四方扁平无引脚封装，还包括：
第二抗氧化层，配置于该第二图案化导电层，其中该第二图案化导电层位于该第二抗氧化层及该第一图案化导电层之间。
5.一种四方扁平无引脚封装的制造方法，包括：
提供牺牲层、两离形膜及两金属层；
将该牺牲层叠合于该两离形膜之间且将该两离形膜及该牺牲层叠合于该两金属层之间，其中各该离形膜暴露出部分该牺牲层，且各该金属层覆盖该离形膜及该离形膜暴露出的部分该牺牲层；
于各该金属层形成第一掩模层，其中各该第一掩模层暴露出部分该金属层；
于各该第一掩模层暴露出的部分该金属层形成第一图案化导电层；
移除各该第一掩模层以使各该第一图案化导电层暴露出部分该金属层；
于各该第一图案化导电层暴露出的部分该金属层形成介电层；
切割所述介电层、所述金属层、所述离形膜及该牺牲层；
在切割所述介电层、所述金属层、所述离形膜及该牺牲层之后移除该牺牲层及所述离形膜；
在移除该牺牲层及所述离形膜之后移除所述金属层；
于各该第一图案化导电层配置多个芯片；以及
形成多条焊线以使各该芯片电性连接于该第一图案化导电层。
6.如权利要求5所述的四方扁平无引脚封装的制造方法，还包括：
在于各该金属层形成第一掩模层之后及于各该第一掩模层暴露出的部分该金属层形成第一图案化导电层之前，在各该第一掩模层暴露出的部分该金属层形成第一抗氧化层。
7.如权利要求5所述的四方扁平无引脚封装的制造方法，还包括：
在于各该第一图案化导电层配置多个芯片之前，在各该介电层形成第二掩模层，其中各该第二掩模层暴露出该第一图案化导电层及围绕该第一图案化导电层的部分该介电层；
于各该第二掩模层暴露出的该第一图案化导电层及围绕该第一图案化导电层的部分该介电层形成第二图案化导电层；以及
移除各该第二掩模层。
8.如权利要求7所述的四方扁平无引脚封装的制造方法，其中于各该第一图案化导电层配置多个芯片的方法包括：
于各该第二图案化导电层配置多个芯片，以使所述芯片透过该第二图案化导电层而位于该第一图案化导电层上。
9.如权利要求7所述的四方扁平无引脚封装的制造方法，还包括：
在于各该第一图案化导电层配置多个芯片之前，在各该第二图案化导电层形成第二抗氧化层。
10.如权利要求5所述的四方扁平无引脚封装的制造方法，还包括：
在于各该第一图案化导电层配置多个芯片之前，在各该介电层形成导电层，其中各该导电层覆盖该介电层及该第一图案化导电层；以及
将各该导电层图案化而成第二图案化导电层，其中各该第二图案化导电层覆盖该第一图案化导电层及围绕该第一图案化导电层的部分该介电层。
11.如权利要求10所述的四方扁平无引脚封装的制造方法，其中于各该第一图案化导电层配置多个芯片的方法包括：
于各该第二图案化导电层配置多个芯片，以使各该芯片透过该第二图案化导电层而位于该第一图案化导电层上。
12.如权利要求10所述的四方扁平无引脚封装的制造方法，还包括：
在将各该导电层图案化而成第二图案化导电层之前，在各该导电层形成第二掩模层，其中各该第二掩模层暴露出部分该导电层；
于各该第二掩模层暴露出的部分该导电层形成第二抗氧化层；以及
移除各该第二掩模层。
13.一种四方扁平无引脚封装的制造方法，包括：
提供牺牲层、两离形膜及两金属层；
将该牺牲层叠合于该两离形膜之间且将该两离形膜及该牺牲层叠合于该两金属层之间，其中各该离形膜暴露出部分该牺牲层，且各该金属层覆盖该离形膜及该离形膜暴露出的部分该牺牲层；
于各该金属层形成第一掩模层，其中各该第一掩模层暴露出部分该金属层；
于各该第一掩模层暴露出的部分该金属层形成第一图案化导电层；
切割所述第一掩模层、所述金属层、所述离形膜及该牺牲层；
在切割所述第一掩模层、所述金属层、所述离形膜及该牺牲层之后移除该牺牲层及所述离形膜；
在移除该牺牲层及所述离形膜之后移除所述金属层；
于各该第一图案化导电层配置多个芯片；
形成多条焊线以使各该芯片电性连接于该第一图案化导电层；
形成多个封装胶体，其中各该封装胶体包覆该芯片及连接于该芯片的多条焊线；以及移除所述第一掩模层。
14.如权利要求13所述的四方扁平无引脚封装的制造方法，其中所述离形膜陷入该牺牲层。
15.如权利要求13所述的四方扁平无引脚封装的制造方法，还包括：
在于各该金属层形成第一掩模层之后及于各该第一掩模层暴露出的部分该金属层形成第一图案化导电层之前，在各该第一掩模层暴露出的部分该金属层形成第一抗氧化层。
16.如权利要求13所述的四方扁平无引脚封装的制造方法，还包括：
在于各该第一图案化导电层配置多个芯片之前，在各该第一掩模层形成第二掩模层，其中各该第二掩模层暴露出该第一图案化导电层及围绕该第一图案化导电层的部分该第一掩模层；
于各该第二掩模层暴露出的该第一图案化导电层及围绕该第一图案化导电层的部分该第一掩模层形成第二图案化导电层；以及
移除各该第二掩模层。
17.如权利要求16所述的四方扁平无引脚封装的制造方法，其中于各该第一图案化导电层配置多个芯片的方法包括：
于各该第二图案化导电层配置多个芯片，以使各该芯片透过该第二图案化导电层而位于该第一图案化导电层上。
四方扁平无引脚封装及其制造方法
技术领域
背景技术
发明内容
附图说明
具体实施方式
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