多晶片的封装结构
专利汇可以提供多晶片的封装结构专利检索，专利查询，专利分析的服务。并且本 发明 是关于一种多晶片的封装结构，其包括：一第一 基板 、一第一晶片、一次封装结构及一第一封胶。该第一晶片附着于该第一基板之上。该第一封胶包覆该第一晶片、该次封装结构及该第一基板上表面。该次封装结构的下表面是附着于该第一晶片上，该次封装结构包括：一第二基板、一第二晶片及一第二封胶。该第二基板具有一上表面及一下表面，且与该第一晶片电气连接。该第二晶片附着于该第二基板之上表面，且与该第二基板电气连接。该第二封胶包覆该第二晶片及部分的该第二基板上表面。进而，以减少复数个封装结构平行排列时所占面积较大的问题，且不需再重新设计该等晶片间的 信号 传递路径。，下面是多晶片的封装结构专利的具体信息内容。
1.一种多晶片的封装结构，其包括：
一第一基板，其具有一上表面及一下表面；
一第一晶片，其附着于该第一基板的上表面；
复数个第一导线，用以电气连接该第一基板及该第一晶片；
一次封装结构，其具有一上表面及一下表面，该次封装结构的下表面附 着于该第一晶片上，该次封装结构包括：
一第二基板，其具有一上表面及一下表面，且与该第一晶片及该第一基 板其中之一电气连接；
一第二晶片，其附着于该第二基板的上表面，且与该第二基板电气连接； 及
一第二封胶，其包覆该第二晶片及部分的该第二基板上表面；及
一第一封胶，其包覆该第一晶片、该次封装结构及该第一基板上表面。
2.根据权利要求1所述的结构，其中该次封装结构更包括复数个第二导 线，用以电气连接该第二基板及该第二晶片。
3.根据权利要求1所述的结构，其更包括复数个第三导线，用以电气连接 该第二基板及该第一晶片。
4.根据权利要求1所述的结构，其更包括复数个第三导线，用以电气连接 该第一基板及该第二基板。
5.根据权利要求1所述的结构，其更包括一第三晶片，附着于该次封装结 构的上表面，且与该第一基板电气连接。
6.根据权利要求5所述的结构，其更包括复数个第四导线，用以电气连接 该第三晶片及该第一基板。
7.根据权利要求5所述的结构，其更包括一散热片，该散热片包括一散热 片本体及一支撑部，该支撑部是由该散热片本体向外向下延伸，用以支 撑该散热片本体。
8.根据权利要求1所述的结构，其更包括一散热片，该散热片包括一散热 片本体及一支撑部，该支撑部是由该散热片本体向外向下延伸，用以支 撑该散热片本体。
9.根据权利要求1所述的结构，其更包括复数个焊球，是形成于该第一基 板的下表面，以供该第一晶片借此与外界装置电气连接。
10.根据权利要求1所述的结构，其中该次封装结构是一种选自由岸面栅格 阵列、四方扁平无引脚式、双排小外观无引脚式及覆晶薄膜等封装结构 所组成的群组。
11.根据权利要求1所述的结构，其中该第一晶片是一种选自由光学晶片、 逻辑晶片、微处理晶片及内存晶片所组成的群组。
12.根据权利要求1所述的结构，其中该第二晶片是一种选自由光学晶片、 逻辑晶片、微处理晶片及内存晶片所组成的群组。
13.一种多晶片的封装结构，其包括：
一第一基板，其具有一上表面及一下表面；
一次封装结构，其具有一上表面及一下表面，该次封装结构的下表面附 着于该第一基板上，该次封装结构包括：
一第二基板，其具有一上表面及一下表面，且与该第一基板电气连接；
一第二晶片，其附着于该第二基板的上表面，且与该第二基板电气连接； 及
一第二封胶，其包覆该第二晶片及部分的该第二基板上表面；
一第一晶片，其附着于该次封装结构的上表面，且与该第一基板及第二 基板其中之一电气连接；及
一第一封胶，其包覆该第一晶片、该次封装结构及该第一基板上表面。
14.根据权利要求13所述的结构，其更包括复数个第一导线，用以电气连 接该第一基板及该第一晶片。
15.根据权利要求13所述的结构，其中该次封装结构更包括复数个第二导 线，用以电气连接该第二基板及该第二晶片。
16.根据权利要求13所述的结构，其更包括复数个第三导线，用以电气连 接该第二基板及该第一晶片。
17.根据权利要求13所述的结构，其更包括复数个第三导线，用以电气连 接该第一基板及该第二基板。
18.根据权利要求13所述的结构，其更包括一散热片，该散热片包括一散 热片本体及一支撑部，该支撑部是由该散热片本体向外向下延伸，用以 支撑该散热片本体。
19.根据权利要求13所述的结构，其更包括复数个焊球，形成于该第一基 板的下表面。
20.根据权利要求13所述的结构，其中该次封装结构是一种选自由岸面栅 格阵列、四方扁平无引脚式、双排小外观无引脚式及覆晶薄膜等封装结 构所组成的群组。
21.根据权利要求13所述的结构，其中该第一晶片是一种选自由光学晶片、 逻辑晶片、微处理晶片及内存晶片所组成的群组。
22.根据权利要求13所述的结构，其中该第二晶片是一种选自由光学晶片、 逻辑晶片、微处理晶片及内存晶片所组成的群组。
技术领域
本发明是关于一种半导体封装结构，特别是一种内含有一个次封装结构 的封装结构。
背景技术
参考图1及图2，分别显示常用多晶片模块封装结构的立体及剖面示意 图。常用多晶片模块封装结构10包括：一第一基板11、一第一封装结构12、 一第二封装结构13及复数个第一焊球14。
该第一基板11具有一上表面111及一下表面112。
该第一封装结构12包括一第一晶片121、复数条第一导线122及一第 一封胶123。该第一晶片121附着于该第一基板11的上表面111，且利用该 等第一导线122与该第一基板11电气连接。该第一封胶123包覆该第一晶 片121、该等第一导线122及部分的该第一基板11上表面111。
该第二封装结构13包括一第二基板131、一第二晶片132、复数条第二 导线133、一第二封胶134及复数个第二焊球135。该第二基板131具有一 上表面1311及一下表面1312。该第二晶片132附着于该第二基板131的上 表面1311，且利用该等第二导线133与该第二基板131电气连接。该第二 封胶134包覆该第二晶片132、该等第二导线133及该第二基板131上表面 1311。该等第二焊球135形成于该第二基板131的下表面1312上。该第二 封装结构13是于其本身封装完成后，利用该等第二焊球135以表面安装 (surface mounting)的方式结合于该第一基板11的上表面111上。
第一焊球14形成于该第一基板11的下表面112。
在该常用多晶片模块封装结构10中，该第一晶片121为一微处理晶片， 该第二晶片132为一内存晶片，由于不同的该内存晶片的尺寸大小均不同， 且输入/输出引脚的数目也不同，因此不同的内存晶片与不同的微处理晶片 作信号整合时，需要重新设计其信号传递路径，造成成本增加及研发时间延 长。另外，在该常用多晶片模块封装结构10中，该第一封装结构12及该第 二封装结构13是平行排列，所占的面积较大。
因此，有必要提供一创新且富进步性的多晶片的封装结构，以解决上述 问题。
发明内容
本发明的另一目的是提供一种内含有一个次封装结构的封装结构，该封 装结构中具有至少两个晶片，不需再重新设计该等晶片间的信号传递路径。
本发明的又一目的是提供一种多晶片的封装结构，其包括：一第一基板、 一第一晶片、一次封装结构及一第一封胶。
该第一基板具有一上表面及一下表面。该第一晶片附着于该第一基板的 上表面，且与该第一基板电气连接。
该次封装结构具有一上表面及一下表面，该次封装结构的下表面附着于 该第一晶片上，该次封装结构包括：一第二基板、一第二晶片及一第二封胶。 该第二基板具有一上表面及一下表面，且与该第一晶片电气连接。该第二晶 片附着于该第二基板的上表面，且与该第二基板电气连接。该第二封胶包覆 该第二晶片及部分该第二基板上表面。
该第一封胶包覆该第一晶片、该次封装结构及该第一基板上表面。
附图说明
图1显示常用多晶片模块封装结构的立体示意图；
图2显示常用多晶片模块封装结构的剖面示意图；
图3显示本发明第一实施例的剖面示意图；
图4显示本发明第二实施例的剖面示意图；
图5显示本发明第三实施例的剖面示意图；及
图6显示本发明第四实施例的剖面示意图。
具体实施方式
该第一基板21具有一上表面211及一下表面212。该第一晶片22附着 于该第一基板21的上表面211，且利用该等第一导线23与该第一基板21 电气连接。可以理解的是，如果该第一晶片22是以倒装晶片方式(flip-chip) 附着于该第一基板21，则无该等第一导线23的设置。
该次封装结构24具有一上表面241及一下表面242，该次封装结构24 的下表面242以一胶粘剂粘附于该第一晶片22上，该次封装结构24包括： 一第二基板243、一第二晶片244、复数个第二导线245及一第二封胶246。
该第二基板243具有一上表面2431及一下表面2432，且利用该等第三 导线25与该第一晶片22电气连接，或者该等第三导线25与该第一基板21 电气连接。该第二晶片244附着于该第二基板243的上表面2431，且利用 该等第二导线245与该第二基板243电气连接。该第二封胶246包覆该第二 晶片244及部分的该第二基板243上表面2431。值得注意的是，该第二封 胶246并未完全盖住该第二基板243上表面2431，而该第二基板243上表 面2431未被该第二封胶246盖住的部分设有复数个焊垫(未图示)，以供该 第三导线25连接之用。
该次封装结构24是一种选自由岸面栅格阵列(Land Grid Array，LGA)、 四方扁平无引脚式(Quad Flat Non-leaded，QFN)、双排小外观无引脚式 (Small Outline Non-leaded，SON)及覆晶薄膜(Chip On Film)等封装 结构所组成的群组。在本实施例中，该次封装结构24为岸面栅格阵列封装 结构，其下表面2432具有复数个接合焊垫(landing pad)以供测试之用， 该次封装结构24是通过测试之后再粘附于该第一晶片22上，以减少浪费。
该第一封胶26包覆该第一晶片22、该次封装结构24、该等第一导线 23、该等第三导线25及该第一基板上表面211。该等焊球27形成于该第一 基板21的下表面212，用以供该第一晶片22借此与外界装置电气连接。
该第一晶片22及第二晶片244可以是光学晶片、逻辑晶片、微处理晶 片或内存晶片。在本实施例中，该第一晶片22为一微处理晶片，该第二晶 片244为一内存晶片。
参考图4，显示本发明第二实施例的剖面示意图。本实施例与第一实施 例大致相同，不同处仅为本实施例加设一散热片28，其包括一散热片本体 281及一支撑部282，该支撑部282是由该散热片本体281向外向下延伸， 用以支撑该散热片本体281。该散热片本体281的上表面暴露于空气中，以 增加散热效率。
参考图5，显示本发明第三实施例的剖面示意图。本实施例与第一实施 例大致相同，不同处仅为在本实施例中，该第一晶片22与该次封装结构24 的位置对调，即该第一晶片22是叠设于该次封装结构24的上表面241，且 该次封装结构24的下表面242粘附于该第一基板21的上表面211。另外， 在本实施例中，该等第三导线25电气连接该第二基板243上表面2431及该 第一基板21的上表面211。另外，该等第三导线25可電性連接该第一晶片 22与该第一基板21，或者该等第三导线25可電性連接该第一晶片22与该 第二基板243。
参考图6，显示本发明第四实施例的剖面示意图。本实施例是加设一晶 片于第一实施例中。本实施例的多晶片的封装结构30，其包括：一第一基 板31、一第一晶片32、复数个第一导线33、一次封装结构34、复数个第三 导线35、一第一封胶36、复数个焊球37、一第三晶片38及复数个第四导 线39。
该第一基板31具有一上表面311及一下表面312。该第一晶片32附着 于该第一基板31的上表面311，且利用该等第一导线33与该第一基板31 电气连接。可以理解的是，如果该第一晶片32是以倒装晶片方式(flip-chip) 附着于该第一基板31，则无该等第一导线33的设置。
该次封装结构34具有一上表面341及一下表面342，该次封装结构34 的下表面342是以一胶粘剂粘附于该第一晶片32上，该次封装结构34包括： 一第二基板343、一第二晶片344、复数个第二导线345及一第二封胶346。
该第二基板343具有一上表面3431及一下表面3432，且利用该等第三 导线35与该第一晶片32电气连接。该第二晶片344附着于该第二基板343 的上表面3431，且利用该等第二导线345与该第二基板343电气连接。该 第二封胶346包覆该第二晶片344及部分的该第二基板343上表面3431。 值得注意的是，该第二封胶346并未完全盖住该第二基板343上表面3431， 而该第二基板343上表面3431未被该第二封胶346盖住的部分设有复数个 焊垫(未图示)，以供该第三导线35连接之用。
该次封装结构34是一种选自由岸面栅格阵列、四方扁平无引脚式、双 排小外观无引脚式及覆晶薄膜等封装结构所组成的群组。在本实施例中，该 次封装结构34为岸面栅格阵列封装结构，其下表面3432具有复数个接合焊 垫(landing pad)以供测试之用，该次封装结构34是通过测试之后再粘附 于该第一晶片32上，以减少浪费。
该第三晶片38附着于该次封装结构34的上表面341，且利用该等第四 导线39与该第一基板31电气连接。
该第一封胶36包覆该第一晶片32、该次封装结构34、该等第一导线 33、该等第三导线35、该第三晶片38、该等第四导线39及该第一基板上表 面311。该等焊球37形成于该第一基板31的下表面312。
该第一晶片32、第二晶片344及第三晶片38可以是光学晶片、逻辑晶 片、微处理晶片或内存晶片。在本实施例中，该第一晶片32为一微处理晶 片，该第二晶片344为一内存晶片，该第三晶片38为另一微处理晶片。
上述实施例仅为说明本发明的原理及其功效，并非限制本发明，因此所 属领域的技术人员对上述实施例进行修改及变化仍不脱本发明的精神。本发 明的权利范围应如上述权利要求中所列。
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