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半导体器件及其制造方法

阅读：502发布：2024-02-13

专利汇可以提供半导体器件及其制造方法专利检索，专利查询，专利分析的服务。并且本发明公开了一种半导体器件及其制造方法，通过在源/漏极区刻蚀半导体基底形成凹槽后，利用选择化学气相沉积形成衬垫层并刻蚀，以在凹槽两侧壁处形成导电类型与半导体基底相同，且杂质浓度高于半导体基底的扩散阻挡层，并继续在凹槽内外延形成与所述扩散阻挡层导电类型相反的源/漏极区，因此，由于源/漏极区之间设置了与源/漏极区导电类型相反的扩散阻挡层，中和了由源/漏极区向沟道区横向扩散的杂质，从而无需增加栅极侧壁的厚度，减小了整个器件的体积，并降低了源漏极之间的串联电阻。，下面是半导体器件及其制造方法专利的具体信息内容。

权利要求

1.一种半导体器件的制造方法，包括：
提供待形成源/漏极区的半导体结构，所述半导体结构包括预定义有所述源/漏极区位置的半导体基底，以及形成在所述半导体基底上的栅极堆叠，且所述半导体基底具有第一导电类型的杂质；
利用干法刻蚀在所述预定义的源/漏极区位置刻蚀半导体基底以形成凹槽；
利用选择化学气相沉积在所述凹槽内表面形成具有第一导电类型杂质的衬垫层，所述衬垫层中所述第一导电类型杂质的浓度高于所述半导体基底中第一导电类型杂质的浓度；
干法刻蚀所述衬垫层，去除所述凹槽底部和侧面顶部的衬垫层，以在所述凹槽的侧壁形成扩散阻挡层；
利用化学气相沉积在所述凹槽内填充掺杂有第二导电类型杂质的半导体层，并以所述半导体层作为源/漏极区。
2.根据权利要求1所述的方法，其特征在于，提供待形成源/漏极区的半导体结构包括：
提供具有第一导电类型杂质的半导体基底，所述半导体基底预定义有栅极位置及源/漏极区位置；
在所述半导体基底上依次形成绝缘层、多晶硅层及硬掩膜层；
在所述硬掩膜层上形成仅覆盖所述预定义的栅极位置的图案化光刻胶层，并以所述图案化光刻胶层刻蚀图案化所述硬掩膜层；
以图案化的所述硬掩膜层作为屏蔽，依次刻蚀所述多晶硅层及绝缘层，在所述半导体基底上形成栅绝缘层和栅极；
在所述半导体基底表面沉积第一介质层，并干法刻蚀所述第一介质层，以在所述栅绝缘层及栅极两侧形成偏移侧壁；
以所述栅极和偏移侧壁作为屏蔽对所述半导体基底进行离子注入，形成轻掺杂源/漏区；
在所述半导体基底表面沉积第二介质层，并干法刻蚀所述第二介质层，以在所述偏移侧壁表面形成栅极侧壁。
3.根据权利要求1或2所述的方法，其特征在于，所述第一导电类型为P型导电，所述第二导电类型为N型导电，所述第一导电类型杂质为硼、铟或钛中的一种或多种的组合；或者，所述第一导电类型为N型导电，所述第二导电类型为P型导电，所述第一导电类型杂质为磷或砷，或者为二者组合。
4.一种半导体器件，包括：包含第一导电类型杂质的半导体基底以及在所述半导体基底上形成的栅极堆叠，其特征在于，在所述栅极堆叠两侧的半导体基底中形成有具有第二导电类型杂质的源/漏极区，且在每个所述源/漏极区的两侧形成有扩散阻挡层；所述扩散阻挡层具有第一导电类型杂质且杂质浓度高于所述半导体基底的第一导电类型杂质浓度；
所述形成扩散阻挡层为：
利用干法刻蚀在预定义的源/漏极区位置刻蚀半导体基底以形成凹槽；
利用选择化学气相沉积在所述凹槽内表面形成具有第一导电类型杂质的衬垫层；
干法刻蚀所述衬垫层，去除所述凹槽底部和侧面顶部的衬垫层，以在所述凹槽的侧壁形成扩散阻挡层。
5.根据权利要求4所述的半导体器件，其特征在于，所述栅极堆叠包括形成于半导体基底上的栅介质层、位于所述栅介质层上的栅极、位于所述栅介质层和栅极两侧的偏移侧壁以及位于所述偏移侧壁表面的栅极侧壁；
所述半导体基底还包括位于栅极两侧、偏移侧壁及栅极侧壁底部半导体基底中的轻掺杂源/漏区。
6.根据权利要求4或5所述的半导体器件，其特征在于，所述第一导电类型为P型导电，所述第二导电类型为N型导电，所述第一导电类型杂质为硼、铟或钛中的一种或多种的组合；或者，
所述第一导电类型为N型导电，所述第二导电类型为P型导电，所述第一导电类型杂质为磷或砷，或者为二者组合。

说明书全文

半导体器件及其制造方法

技术领域

[0001] 本发明涉及半导体制造领域，尤其涉及一种半导体器件及其制造方法。

背景技术

[0002] 场效应晶体管（FET）一直是用来制造专用集成电路芯片、静态随机存储器（SRAM）等产品的主导半导体器件。随着半导体器件的日趋小型化，FET短沟道效应愈发严重，受短沟道效应的影响，沟道内任何轻微的杂质变化均会引起FET的阈值电压（Vt）出现迁移，出现沟道内杂质变化的原因之一是由于离子注入形成源/漏极区后，源/漏极区的掺杂杂质横向扩散至FET的沟道区，是以导致FET阈值电压的迁移，进而影响FET的性能。

[0003] 在现有FET制造工艺中，源/漏极区一般是在形成栅极侧墙后，以栅极以及两侧的偏移侧墙（offset spacer）和栅极侧墙作为屏蔽对半导体基底进行离子注入而形成的。基于此，为了避免源/漏极区的掺杂杂质横向扩散至FET的沟道区,现有技术中采用增加栅极侧壁厚度，以使得离子注入形成的源极区与漏极区之间的距离增大。但是由于增加了栅极侧壁的厚度，使得整体FET的体积变大，并且由于拉远了源极区与漏极区之间的距离，源漏极之间的串联电阻也会增加，进而影响了器件的性能。

发明内容

[0004] 有鉴于此，本发明提供了一种半导体器件及其制造方法，以在避免源/漏极区的掺杂杂质横向扩散至沟道区的同时，减小器件的体积，并降低源漏极之间的串联电阻。

[0005] 本发明所采用的技术手段如下：一种半导体器件的制造方法，包括：

[0006] 提供待形成源/漏极区的半导体结构，所述半导体结构包括预定义有所述源/漏极区位置的半导体基底，以及形成在所述半导体基底上的栅极堆叠，且所述半导体基底具有第一导电类型的杂质；

[0007] 利用干法刻蚀在所述预定义的源/漏极区位置刻蚀半导体基底以形成凹槽；

[0008] 利用选择化学气相沉积在所述凹槽内表面形成具有第一导电类型杂质的衬垫层，所述衬垫层中所述第一导电类型杂质的浓度高于所述半导体基底中第一导电类型杂质的浓度；

[0009] 干法刻蚀所述衬垫层，去除所述凹槽底部的衬垫层，以在所述凹槽的侧壁形成扩散阻挡层；

[0010] 利用化学气相沉积在所述凹槽内填充掺杂有第二导电类型杂质的半导体层，并以所述半导体层作为源/漏极区。

[0011] 进一步，提供待形成源/漏极区的半导体结构包括：

[0012] 提供具有第一导电类型杂质的半导体基底，所述半导体基底预定义有栅极位置及源/漏极区位置；

[0013] 在所述半导体基底上依次形成绝缘层、多晶硅层及硬掩膜层；

[0014] 在所述硬掩膜层上形成仅覆盖所述预定义的栅极位置的图案化光刻胶层，并以所述图案化光刻胶层刻蚀图案化所述硬掩膜层；

[0015] 以图案化的所述硬掩膜层作为屏蔽，依次刻蚀所述多晶硅层及绝缘层，在所述半导体基底上形成栅绝缘层和栅极；

[0016] 在所述半导体基底表面沉积第一介质层，并干法刻蚀所述第一介质层，以在所述栅绝缘层及栅极两侧形成偏移侧壁；

[0017] 以所述栅极和偏移侧壁作为屏蔽对所述半导体基底进行离子注入，形成轻掺杂源/漏区；

[0018] 在所述半导体基底表面沉积第二介质层，并干法刻蚀所述第二介质层，以在所述偏移侧壁表面形成栅极侧壁。

[0019] 进一步，所述第一导电类型为P型导电，所述第二导电类型为N型导电，所述第一导电类型杂质为硼、铟或钛中的一种或两种及以上的组合；或者，

[0020] 所述第一导电类型为N型导电，所述第二导电类型为P型导电，所述第一导电类型杂质为磷或砷，或者为二者组合。

[0021] 本发明还提供了一种半导体器件，包括：包含第一导电类型杂质的半导体基底以及在所述半导体基底上形成的栅极堆叠，其特征在于，在所述栅极堆叠两侧的半导体基底中形成有具有第二导电类型杂质的源/漏极区，且在每个所述源/漏极区的两侧形成有扩散阻挡层；所述扩散阻挡层具有第一导电类型杂质且杂质浓度高于所述半导体基底的第一导电类型杂质浓度。

[0022] 进一步，所述栅极堆叠包括形成于半导体基底上的栅介质层、位于所述栅介质层上的栅极、位于所述栅介质层和栅极两侧的偏移侧壁以及位于所述偏移侧壁表面的栅极侧壁；

[0023] 所述半导体基底还包括位于栅极两侧、偏移侧壁及栅极侧壁底部半导体基底中的轻掺杂源/漏区。

[0024] 进一步，所述第一导电类型为P型导电，所述第二导电类型为N型导电，所述第一导电类型杂质为硼、铟或钛中的一种或两种及以上的组合；或者，

[0025] 所述第一导电类型为N型导电，所述第二导电类型为P型导电，所述第一导电类型杂质为磷或砷，或者为二者组合。

[0026] 采用本发明提供的半导体器件及其制造方法，通过在源/漏极区刻蚀半导体基底形成凹槽后，利用选择化学气相沉积形成衬垫层并刻蚀，以在凹槽两侧壁处形成导电类型与半导体基底相同，且杂质浓度高于半导体基底的扩散阻挡层，并继续在凹槽内外延形成与所述扩散阻挡层导电类型相反的源/漏极区，因此，由于源/漏极区之间设置了与源/漏极区导电类型相反的扩散阻挡层，中和了由源/漏极区向沟道区横向扩散的杂质，从而无需增加栅极侧壁的厚度，减小了整个器件的体积，并降低了源漏极之间的串联电阻。附图说明

[0027] 图1为本发明一种半导体器件的制造方法流程图；

[0028] 图2a~图2e为本发明一种半导体器件制造方法典型实施例的流程结构图。

具体实施方式

[0029] 以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

[0030] 如图1所示，本发明提供了一种半导体器件的制造方法，包括如下步骤：

[0031] 提供待形成源/漏极区的半导体结构，所述半导体结构包括预定义有所述源/漏极区位置的半导体基底，以及形成在所述半导体基底上的栅极堆叠，且所述半导体基底具有第一导电类型的杂质；

[0032] 利用干法刻蚀在所述预定义的源/漏极区位置刻蚀半导体基底以形成凹槽；

[0033] 利用选择化学气相沉积在所述凹槽内表面形成具有第一导电类型杂质的衬垫层，所述衬垫层中所述第一导电类型杂质的浓度高于所述半导体基底中第一导电类型杂质的浓度；

[0034] 干法刻蚀所述衬垫层，去除所述凹槽底部的衬垫层，以在所述凹槽的侧壁形成扩散阻挡层；

[0035] 利用化学气相沉积在所述凹槽内填充掺杂有第二导电类型杂质的半导体层，并以所述半导体层作为源/漏极区。

[0036] 为了进一步详细阐述本发明的特征，作为本发明一种半导体器件制造方法的典型实施例，以下结合附图2a~2e进行详细说明。

[0037] 参照图2a，在本实施例中，首先利用现有技术制造待形成源/漏极区的半导体结构，步骤包括：

[0038] 提供具有第一导电类型杂质的半导体基底10，半导体基底10预定义有栅极位置及源/漏极区位置；

[0039] 在半导体基底10上依次形成绝缘层11、多晶硅层12及硬掩膜层13，其中绝缘层11可以为氧化硅、氮氧化硅等，硬掩膜层13优选为氮化硅；

[0040] 在硬掩膜层13上形成仅覆盖预定义的栅极位置的图案化光刻胶层（未示出），并以图案化光刻胶层刻蚀图案化硬掩膜层13（为了体现工艺的连续性仍以原标记进行标注，其他结构同理）；

[0041] 以图案化的硬掩膜层13作为屏蔽，依次刻蚀多晶硅层12及绝缘层11，在半导体基底10上形成栅绝缘层11和栅极12；

[0042] 在半导体基底10表面沉积第一介质层14，并干法刻蚀第一介质层14，以在栅绝缘层11及栅极12两侧形成偏移侧壁14，其中第一介质层14的材料可以为氧化硅、氮氧化硅等；

[0043] 以栅极12和偏移侧壁14作为屏蔽对半导体基底10进行离子注入，形成轻掺杂源/漏区16；

[0044] 在半导体基底10表面沉积第二介质层15，并干法刻蚀第二介质层15，以在偏移侧壁14表面形成栅极侧壁15，其中，栅极侧壁15优选为氮化硅，是以栅介质层11、栅极12、偏移侧壁14和栅极侧壁15构成了一个栅极堆叠；

[0045] 如图2b所示，在得到图2a中的结构后，以栅极堆叠作为屏蔽，利用干法刻蚀在预定义的源/漏极区位置刻蚀半导体基底10以形成凹槽17；

[0046] 参照图2c，利用选择化学气相沉积在凹槽17内表面形成具有第一导电类型杂质的衬垫层18，衬垫层18中第一导电类型杂质的浓度高于半导体基底10中第一导电类型杂质的浓度；

[0047] 如图2d所示，干法刻蚀衬垫层18，去除凹槽17底部的衬垫层，以在凹槽17的侧壁形成扩散阻挡层18’；

[0048] 如图2e所示，利用化学气相沉积在凹槽17内填充掺杂有第二导电类型杂质的半导体层19，并以半导体层19作为源/漏极区19。

[0049] 因此，采用本发明提供的半导体器件制造方法，通过在源/漏极区刻蚀半导体基底形成凹槽后，利用选择化学气相沉积形成衬垫层并刻蚀，以在凹槽两侧壁处形成导电类型与半导体基底相同，且杂质浓度高于半导体基底的扩散阻挡层，并继续在凹槽内外延形成与所述扩散阻挡层导电类型相反的源/漏极区，因此，由于源/漏极区之间设置了与源/漏极区导电类型相反的扩散阻挡层，中和了由源/漏极区向沟道区横向扩散的杂质，从而无需增加栅极侧壁的厚度，减小了整个器件的体积，并降低了源漏极之间的串联电阻。

[0050] 本发明还提供了一种半导体器件，参照图2e所示，包括一种半导体器件，包括：包含第一导电类型杂质的半导体基底10以及在半导体基底10上形成的栅极堆叠；

[0051] 其中，栅极堆叠包括形成于半导体基底10上的栅介质层11、位于栅介质层11上的栅极12、位于栅介质层11和栅极12两侧的偏移侧壁14以及位于偏移侧壁14表面的栅极侧壁15；

[0052] 在栅极堆叠两侧的半导体基底10中形成有具有第二导电类型杂质的源/漏极区19，且在每个源/漏极区19的两侧形成有扩散阻挡层18’；扩散阻挡层18’具有第一导电类型杂质且杂质浓度高于半导体基底10的第一导电类型杂质浓度。

[0053] 半导体基底10还包括位于栅极12两侧、偏移侧壁14及栅极侧壁15底部半导体基底10中的轻掺杂源/漏区16。

[0054] 需要说明的是，在上述的半导体器件及其制造方法中，当第一导电类型为P型导电，第二导电类型为N型导电时，即如当半导体器件为NMOS晶体管时，第一导电类型杂质为硼、铟或钛中的一种或两种及以上的组合；

[0055] 当第一导电类型为N型导电，第二导电类型为P型导电，即如当半导体器件为PMOS晶体管时所述第一导电类型杂质为磷或砷，或者为二者组合。

[0056] 进一步的，对于方法中刻蚀、选择化学气相沉积、化学气相沉积、杂质、杂质浓度等具体的材料、数值、工艺参数的选择，本领域技术人员可根据制作的具体的半导体器件类型（如NMOS或PMOS）、尺寸等因素，依据现有技术及公知常识选择适合的材料及工艺参数，是以在此不做限定。

[0057] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

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