평면 캐비티 ＭＥＭＳ 및 관련 스트럭처, 그 제조 방법 및 디자인 스트럭처{PLANAR CAVITY MEMS AND RELATED STRUCTURES, METHODS OF MANUFACTURE AND DESIGN STRUCTURES}

본 출원은 2010년 6월 25일에 출원된 가출원(provisional application) 번호 61/358,621에 우선권을 주장하며, 그 내용들은 여기에 전체가 참조로 반영된다.

본 발명은 반도체 스트럭처와 그 제조 방법에 관한 것이며, 더 구체적으로는, 평면 캐비티(planar cavity) 미세전자기계시스템 (MEMS) 스트럭처, 그 제조 방법 및 디자인 스트럭처에 관한 것이다.

집적 회로들에 사용되는 집적 회로 스위치들은 고체 상태 스트럭처 (예를 들면, 트랜지스터) 또는 수동 와이어 (MEMS)로부터 형성될 수 있다. MEMS 스위치들은 전력 증폭기들 (PAs: power amplifiers)의 모드 전환(mode switching)을 위해 사용되는 무선의 라디오 애플리케이션들을 위한 중요한 요건(critical requirement)인 이들의 거의 이상적인 절연성(ideal isolation)과 10 GHz 이상의 주파수들에서 이들의 낮은 삽입 손실 (즉, 저항) 때문에 통상적으로 채용된다. MEMS 스위치들은 다양한 애플리케이션들에 사용될 수 있는데, 1차적으로 아날로그 및 혼합 시그널 애플리케이션들에서 사용될 수 있다. 이러한 예로는 각각의 방송 모드(broadcast mode)를 위해 튜닝된 전력 증폭기 (PA)와 회로(circuitry)를 갖는 셀룰러 폰 칩(cellular telephone chips)이 있다. 이 칩상의 집적 스위치들이 PA를 적절한 회로(circuitry)에 연결시키므로 모드마다 PA가 하나씩 필요하지 않게 된다.

특정한 응용과 엔지니어링 기준에 따라서, MEMS 스트럭처들은 여러 가지 다른 형태들이 될 수 있다. 예를 들면, MEMS는 캔틸레버 빔 스트럭처의 형태로 구현될 수 있다. 상기 캔틸레버 스트럭처에서, 캔틸레버 암 (한 쪽 끝이 고정된 가동(suspended) 전극)이 구동 전압(actuation voltage)이 가해지면 고정 전극 쪽으로 당겨진다. 정전기력(electrostatic force)으로 상기 가동 전극을 고정 전극 쪽으로 당기기 위해 필요한 전압을 풀인 전압(pull-in voltage)이라 하며, 이 풀인 전압은 가동 전극의 길이, 가동 전극과 고정 전극 사이의 간격(spacing) 또는 갭(gap), 및 가동 전극의 스프링 상수(spring constant)를 포함하는 몇 가지 파라미터들에 따라 달라지며, 상기 가동 전극의 스프링 상수는 상기 재료들과 이들의 두께의 함수이다. 이와 달리, MEMS 빔은 양쪽 단부들이 고정되는 브리지 스트럭처(bridge structure)일 수도 있다.

MEMS는 여러 가지 다른 툴들을 사용하여 여러 가지 방식으로 제조될 수 있다. 일반적으로, 상기 방법들과 툴들은 스위치의 치수가 대략 두께 5 미크론, 폭 100 미크론, 및 길이 200 미크론인 마이크로미터 규모의 치수들을 갖는 작은 스트럭처들을 형성하는데 사용된다. 또한, MEMS를 제조하는데 응용되는 방법들, 즉 기술들의 상당수는 집적 회로 (IC) 기술로부터 가져온 것이다. 예를 들면, 거의 모든 MEMS는 웨이퍼들상에서 만들어지며 그 웨이퍼의 상부에(on the top of) 포토리소그래피 공정들에 의해 패턴된 재료들의 박막들(thin films)로 구현된다. 구체적으로, MEMS의 제조에는 다음의 세 가지 기본 빌딩 블록들이 사용된다: (i) 기판 상에 재료의 박막들을 증착함, (ii) 포토 리소그래피 이미징으로 상기 막들의 상부에 패턴된 마스크를 적용함, 및 (iii) 상기 마스크에 대해서 박막들을 선택적으로 에칭함.

예를 들어, MEMS 캔틸레버형 스위치들에서 상기 고정 전극들과 가동 전극은 통상적으로 일련의 종래 포토리소그래피, 에칭 및 증착 공정들을 이용하여 제조된다. 한 예에서, 가동 전극이 형성된 후에, 하나의 희생 재료 층, 예를 들면, Microchem, Inc.에서 제조한 스핀-온 중합체 PMGI가, 캐비티(cavity)를 형성하기 위해, MEMS 스트럭처 아래 및 위에 증착된다. 상기 MEMS 위의 캐비티는 상기 MEMS 스트럭처를 밀봉(seal)하기 위한 캡 - 예를 들면, SiN 돔(dome) - 의 형성을 지지(support)하는데 사용된다. 그러나, 이 방법에는 몇 가지 단점들이 있다. 예를 들면, PMGI와 같은 스핀-온 중합체들로 형성된 MEMS 캐비티들은 비-평면(non-planar)인 것으로 알려져 있다. 비-평면 MEMS 캐비티들에는 문제들이 있는데, 예를 들어 유전체의 깨짐(cracking)으로 인한 초점 가변성의 리소그래피 깊이(lithographic depth of focus variability)와 패키징 신뢰성과 같은 문제들이 있다. 또한, 스핀-온 중합체들로 형성된 MEMS 캐비티들은 상기 중합체의 리플로우(reflowing) 또는 손상을 방지하기 위해 저온에서 처리(processing)가 필요하고, 상기 중합체는 벤팅 후 캐비티 내에 유기 (즉, 탄소 함유) 잔류물들을 남길 수 있다.

따라서, 이 기술분야에는 상기 기술된 부족한 점들과 한계들을 극복할 필요가 있다.

본 발명의 제1 실시 예에서, 적어도 하나의 미세전자기계시스템 (MEMS: Micro-Electro-Mechanical System)을 형성하는 방법은 기판상에 하부 배선층(a lower wiring layer)을 형성하는 단계를 포함한다. 상기 방법은 상기 하부 배선층으로부터 복수의 분리된 와이어들(discrete wires)을 형성하는 단계를 더 포함한다. 상기 방법은 상기 복수의 분리된 와이어들 위에 전극빔(an electrode beam)을 형성하는 단계를 더 포함한다. 상기 전극빔과 상기 복수의 분리된 와이어들의 형성 중 적어도 하나는 후속 실리콘 증착에서 힐록(hillock)들과 트리플 포인트(triple point)들을 최소화하는 레이아웃(layout)으로 형성된다.

본 발명의 또 다른 실시 예에서, 적어도 하나의 미세전자기계시스템 (MEMS)을 형성하는 방법은 기판상에 하부 배선층을 형성하는 단계를 포함한다. 상기 방법은 복수의 분리된 와이어들을 형성하도록 상기 하부 배선층을 패터닝하는 단계를 더 포함한다. 상기 방법은 상기 하부 배선층 위에 MEMS 빔들을 형성하는 단계를 더 포함한다. 상기 MEMS 빔들과 복수의 분리된 와이어들을 형성하는 단계 중 적어도 하나는 후속 실리콘 증착에서 힐록들과 트리플 포인트들을 최소화하는 레이아웃으로 형성된다.

본 발명의 또 다른 실시 예에서, 한 스트럭처(a structure)는 기판상에 복수의 분리된 와이어들을 포함하되, 상기 복수의 분리된 와이어들은 AlCu와 이 AlCu 아래와 위에 있으면서 TiAl ₃ 을 형성하기 위한 Ti로 형성된다. 상기 스트럭처는 적어도 하나의 MEMS 빔을 더 포함하며, 상기 적어도 하나의 MEMS 빔은 캐비티(a cavity) 내에 형성되고 상기 복수의 분리된 와이어들 위에 위치한다. 상기 복수의 분리된 와이어들과 상기 적어도 하나의 MEMS 빔 중 적어도 하나는 홀이 있는(holed) 또는 슬롯이 있는(slotted) 레이아웃으로 형성된다.

본 발명의 또 다른 실시 예에서, 집적 회로를 디자인, 제조 또는 테스트하기 위해 기계 판독가능 스토리지 매체(a machine readable storage medium)에 유형적으로 구현되는(tangibly embodied) 디자인 스트럭처(a design structure)가 제공된다. 상기 디자인 스트럭처는 본 발명의 스트럭처들을 포함한다. 추가 실시 예들에서, 기계-판독가능 데이터 스토리지 매체상에 인코딩된 하드웨어 기술 언어 (HDL: hardware description language) 디자인 스트럭처는 컴퓨터-지원 디자인 시스템(computer-aided design system) 내에서 처리될 때 본 발명의 스트럭처들을 포함하는, MEMS의 기계-실행가능 표현(machine-executable representation)을 생성하는 엘리먼트들을 포함한다. 다른 추가 실시 예들에서, 컴퓨터-지원 디자인 시스템의 방법이 상기 MEMS의 기능 디자인 모델(functional design model)을 생성하기 위해 제공된다. 상기 방법은 상기 MEMS의 구조적 엘리먼트들(structural elements)의 기능적 표현(functional representation)을 생성하는 단계를 포함한다.

구체적인 실시 예들에서, MEMS의 기능적 디자인 모델을 생성하기 위한 컴퓨터-지원 디자인 시스템의 상기 방법은 홀 또는 슬롯이 있는 레이아웃을 갖는 기판상의 복수의 분리된 와이어들의 기능적 표현을 생성하는 단계를 포함한다. 상기 복수의 분리된 와이어들은 AlCu와 그 아래와 위에 있으면서 TiAl ₃ 을 형성하기 위한 Ti로 형성된다. 상기 방법은 적어도 하나의 MEMS 빔의 기능적 표현을 생성하는 단계를 포함하며, 상기 적어도 하나의 MEMS 빔은 홀 또는 슬롯이 있는 레이아웃을 가지며 캐비티 내에 형성되고 상기 복수의 분리된 와이어들 위에 위치한다.

본 발명의 예시적 실시 예들의 비한정적인(non-limiting) 예들을 통해서, 도시된 복수의 도면들을 참조하여 본 발명의 상세한 설명이 아래에서 기술된다.
도 1-23과 26-33은 본 발명에 따른 여러 가지 스트럭처들과 그와 관련된 처리 단계들을 도시한다.
도 24a-24f는 본 발명의 실시 예들에 따라 도시된 공정들을 사용하여 제작된 MEMS 디바이스들의 상면 구조도(top structural view)들을 도시한다.
도 25는 실리콘 디봇 깊이(silicon divot depth) 대(vs.) 산화물 연마(oxide polish)에 대한 데이터를 도시하는 여러 가지 토포그래피 그래프들 (즉, 원자간력 현미경 데이터)를 도시한다.
도 34는 반도체의 디자인, 제조, 및/또는 테스트에 사용되는 디자인 공정의 흐름도이다.
도 35a는 본 발명의 실시 예들에 따라서 (산화물 심을 도시하는 도 35b와 비교하여), 인커밍 토포그래피(incoming topography)로 인해 증착된 실리콘 내의 산화물 심(oxide seam)을 감소시키거나 제거하는 스트럭처 및 공정을 도시한다.

본 발명은 반도체 스트럭처들과 그 제조 방법들에 관한 것이고, 더 자세하게는, 평면 캐비티(planar cavity) (예를 들면, 평평한 또는 평면의 표면들) 미세전자기계시스템 (MEMS) 스트럭처들, 그 제조 방법들 및 디자인 스트럭처에 관한 것이다. 상기 스트럭처들을 형성하는 방법들은 MEMS 스트럭처상의 전체 스트레스(overall stress)를 감소시키고, MEMS 디바이스의 재료 가변성(material variability)을 감소시킨다. 실시 예들에서, 평면 (예를 들면, 평평한 또는 평면의 표면들) MEMS 디바이스들의 스트럭처들과 그 형성 방법들은 희생층을 사용하여 MEMS 빔들에 인접한 캐비티를 형성한다. 추가의 실시 예들에서, 2레벨(two level) MEMS 캐비티가 평면 (예를 들면, 평평한 또는 평면의 표면들) 스트럭처를 형성하기 위한 리버스 다마신 공정을 사용하여 형성된다. 본 발명의 MEMS 스트럭처들은, 다른 디바이스들 중에서, 예를 들면, 싱글 또는 듀얼 와이어 빔 접촉 스위치(a single or dual wire beam contact switch), 듀얼 와이어 빔 커패시터 스위치(dual wire beam capacitor switch), 또는 싱글 듀얼 와이어 빔 에어 갭 인덕터(single dual wire beam air gap inductor)로서 사용될 수 있다.

도 1은 본 발명의 실시 예들에 따른 시작 스트럭처(beginning structure)와 그와 관련된 처리 단계들을 도시한다. 다음의 몇 세트의 단락들에 개시되는 스트럭처는 MEMS 커패시터 스위치이며, 이를 위한 방법들과 스트럭처들은 또한, MEMS 커패시터 유전체를 사용하지 않는, 오믹 접촉 스위치들(ohmic contact switches)과 같은 다른 MEMS 스위치와, MEMS 가속도계 등에도 응용 가능하다. 상기 스트럭처는, 예를 들면, 기판 (10)을 포함한다. 실시 예들에서, 기판 (10)은 어떤 디바이스의 임의 층(any layer)일 수 있다. 실시 예들에서, 기판 (10)은 이산화 실리콘(silicon dioxide) 또는 이 기술분야에서 통상의 지식을 갖는 자들에게 알려진 다른 절연물 재료(insulator material)로 코팅된 실리콘 웨이퍼(silicon wafer)이다. 기판 (10) 내에 인터커넥트 (interconnect) (12)가 제공된다. 인터커넥트 (12)는 예를 들면, 종래의 비아 내에 형성된 텅스텐 혹은 구리 스터드(stud)일 수 있다. 예를 들면, 인터커넥트 (12)는 스터드 형성에 관하여 이 기술분야에서 통상의 지식을 갖는 자들에게 알려진 다마신 공정과 같은 종래의 리소그래피 공정, 에칭 공정 및 증착 공정을 사용하여 형성될 수 있다. 인터커넥트 (12)는 이 기술분야에서 알려진 바와 같이 다른 배선 레벨들(wiring levels), CMOS 트랜지스터들 또는 다른 능동 디바이스들, 수동 디바이스들 등과 접촉할 수도 있다.

도 2에서, 종래의 증착 및 패터닝 공정들을 사용하여 기판 (10)에 배선층(wiring layer)이 형성되어 다수의 와이어들 (14)를 형성한다. 예를 들면, 상기 배선층은 기판에 약 0.05에서 4 미크론의 깊이로 증착될 수 있지만, 또한 본 발명에서는 다른 치수들도 고려될 수 있다. 실시 예들에서, 배선층 (14)는 0.25 미크론의 깊이로 증착된다. 그 후에, 상기 배선층은 패턴되어 와이어들 (하부 전극들) (14)를 형성하며 상기 와이어들은 그 사이에 와이어 간격 (갭) (14a)를 갖는다. 실시 예들에서, 와이어 (14) 대 와이어 간격 (14a)의 높이 비율로 결정되는, 와이어 스페이스의 종횡비(aspect ratio)는, 재료 가변성 (예를 들면, 토포그래피)에 악영향을 줄 수 있으며, 도 25를 참조하여 더 상세하게 설명될 것이다. 예를 들면, 1:20의 낮은 종횡비는 1000nm 스페이스 (14a)를 갖는 50nm 높이(tall)의 와이어 (14)로부터 형성될 수도 있고, 1:1의 높은 종횡비는 500nm 스페이스를 갖는 500nm 높이의 와이어로부터 형성될 수도 있다. 이 종횡비 값들은 단지 참고용일 뿐이며, 아래에서 설명하는 바와 같이, (도 3의) 희생막 (sacrificial film, 18)의 등각성(conformality)이 얼만큼의 와이어 스페이스 종횡비가 필요한지를 결정한다.

와이어들 (14) 중 적어도 하나는 인터커넥트 (12)와 접촉 (직접적인 전기적 접촉)이 된다. 실시 예들에서, 와이어들 (14)는 알루미늄이나 AlCu, AlSi, 또는 AlCuSi와 같은 알루미늄 합금으로 형성될 수 있으며, 다른 배선 재료들도 본 발명에서 고려될 수 있다. 예를 들면, 와이어들 (14)는 다른 배선 재료들 중에서 Ti, TiN, TiN, Ta, TaN, 및 W 또는 AlCu와 같은 내화성 금속(refractory metal)일 수 있다. 실시 예들에서, 와이어들 (14)는 Si - 예를 들면 1% - 로 도핑되어 상기 금속 (예를 들면 Al)이 상부 캐비티 층 재료 (예를 들면, 실리콘)와 반응하는 것을 방지할 수 있다. 실시 예들에서, 상기 와이어의 알루미늄 부분은 Cu - 예를 들면, 0.5% - 로 도핑되어 상기 와이어의 전자이동 저항(electromigration resistance)을 증가시킬 수 있다. 실시 예들에서, 상기 와이어들은 TiN, W, Ta 등과 같은 순수 내화성 금속(pure refractory metal)으로 형성될 수 있다.

와이어 (14)의 표면 형상(surface morphology)은 금속 힐록(metal hillocks)의 존재(presence)와 원자 표면 거칠기(atomic surface roughness)에 의해 결정된다. 금속 힐록들은 금속에 있는 범프(bump)들이며, 통상적으로 약 10nm-1000nm의 폭과 10nm-1000nm의 높이이다. 위 아래로TiN으로 피복된 알루미늄 배선에 있어서, 예를 들면 아래 10/20nm Ti/TiN과 위 30nm TiN으로 피복된 200nm AlCu에 있어서, 통상적인 금속 힐록은 폭 50nm 높이 100nm일 수 있다. 와이어 (14)가 유전체(dielectric)로 코팅되고 하부 커패시터 플레이트로 사용되는 MEMS 커패시터들에 있어서, 힐록들의 존재 또는 높은 원자 표면 거칠기 값은 커패시턴스 밀도를 감소시키는데, 왜냐하면 MEMS 빔으로 형성되는 상부 커패시터 플레이트는 와이어 (14)로 형성되는 하부 커패시터 플레이트와 가깝게 접촉할 수 없기 때문이다.

표면 거칠기는 원자간력 현미경 (AFM: atomic force microscope) 또는 광학 프로파일러(optical profiler)를 사용하여 측정될 수 있고, 힐록들의 폭과 높이를 측정하고 정량화(quantifying)하기 위한 몇 가지 알려진 방법들이 존재한다. 실시 예들에서, 힐록들은 AFM을 사용하여 통상적으로 1에서 10,000 제곱 미크론(square microns) 범위의 와이어 면적들(wire areas)의 최소 대 최대(minimum to maximum) 높이를 측정함으로써 정량화되고, 표면 거칠기는 힐록들이 있을 때 또는 없을 때의 면적들에서 제곱 평균 (RMS: root mean square) 거칠기를 계산함으로써 정량화될 수 있다. 한 실시 예에서, 표면 거칠기는 볼 수 있는 힐록들이 없는 2 μm ² 면적의 RMS 거칠기이다.

표 1은 AFM을 사용하여 측정된 다양한 와이어 재료들의 금속 힐록 및 표면 거칠기 데이터를 요약한 것이다. 제곱 평균 (RMS) 거칠기는 대략 2 μm ² 면적에서 볼 수 있는 힐록들이 없는 면적들에서 측정되었다. 최대 고저간(peak-to-valley) 힐록 값은 대략 10,000 μm ² 면적에서 측정되었다. 순수 내화성 금속 와이어 옵션들은 아주 낮은 거칠기와 힐록들을 가졌으나 아주 높은 저항을 가졌다. AlCu를 갖는 와이어들은 순수 내화성 금속 와이어들보다 훨씬 더 낮은 저항을 가지나 훨씬 더 높은 거칠기와 힐록들을 갖는다. AlCu 아래와 위에 충분한 Ti를 넣고 웨이퍼들을 350℃에서 450℃ 사이에서 충분한 시간 동안 어닐링(annealing)하여 TiAl ₃ 실리사이드를 형성하면, 즉, 패터닝 전이나 후에 400℃에서 1시간 동안 어닐링하면, 감소된 알루미늄 볼륨으로 인해 RMS 표면 거칠기를 약간 증가시키는 한편 힐록의 최소 대 최대 높이를 현저히 감소시킨다. 예시적 실시 예들에서, 와이어들 (14)는 TiAl ₃ -유도된 금속 에칭 문제들을 감소시키도록 패터닝 및 에칭 후에 어닐링 된다. 더 얇은 Ti - 예를 들면, AlCu 아래와 위 5nm - 는 힐록 감소에 효과가 아주 작거나 없었던 반면, 10nm와 15nm의 Ti는 힐록들을 현저하게 감소시켰고 등가였다. Ti가 알루미늄과 반응하여 TiAl ₃ 을 형성할 때, 상기 알루미늄 (예를 들면, AlCu) 두께는 대략 3:1의 방식으로 감소하는데, 즉, Ti 10nm마다 알루미늄 30nm가 소모되어 TiAl ₃ 을 형성하고, 항상 와이어에 약간의 미반응 AlCu를 남기기 때문에, Ti:AlCu 두께 비율(Ti 두께는 AlCu 위와 아래의 층들을 포함함)은 1:3보다 작아야 한다. 이것이 의미하는 바는, 최적의 힐록 감소와 와이어 저항을 위해서는 Ti와 AlCu가 증착될 때의 두께의 가변성을 고려해볼 때, 상기 증착될 때 Ti 두께 범위는 상기 증착될 때 AlCu 두께 범위의 5%보다 크고 25%보다 작아야 한다.

금속 힐록 형성은 또한 와이어들의 레이아웃(layout)에 의해서 유도될 수 있다. 예를 들면, 솔리드 레이아웃(solid layout) (도 26a)은 슬롯들(slots) 'S' (도 26b와 26c) 또는 홀들 'H' (도 26d)를 사용하여 좁은 라인들로 분산되는 레이아웃보다 더 많은 수의 금속 힐록들과 더 높이가 높은 힐록들을 가지는 경향이 있다.

더 상세하게 말하면, 도 26a-26d는 솔리드 (도 26a) 레이아웃, 슬롯 있는(slotted) “S” (도 26b와 26c) 레이아웃, 및 홀이 있는(holed) “H” (도 26d) 레이아웃을 갖는 MEMS 커패시터 플레이트들의 레이아웃 상면도를 도시한다. 홀이 있는 (도 26d) 레이아웃 “H”는 다이아몬드 모양 (도시됨), 팔각형 모양, 원형 모양, 타원형 모양, 정사각형 모양, 플러스 모양, 또는 레이아웃에서 잘라낸 모양을 모두 참조 “H”로 표시하는 모든 모양들을 사용할 수 있다. 슬롯 있는 레이아웃과 홀이 있는 레이아웃은 힐록 형성을 최소화하도록 하되, 금속의 제거로 인해서 유효 와이어 저항이 크게 증가하거나 커패시터 플레이트 면적이 감소되지 않도록 디자인된다. 슬롯 있는 레이아웃 “S”가 사용되면 (도 26b), 그 슬롯 폭은 통상적으로 커패시터 플레이트 면적을 감소시키거나 유효 와이어 저항을 증가시키지 않도록 최소화 된다. 예를 들면, 1μm의 슬롯 폭과 6μm 피치에 배치된 슬롯들이 사용될 수도 있고, 또는 이 값들과 유사한 비율 (즉, 0.4μm 슬롯 폭과 2.4μm 피치)이 사용될 수도 있다. 도 26d의 홀 있는 버전(version)에서, 홀들에 의해 제거되는 금속의 볼륨은, 실질적으로 유효 와이어 저항을 높이거나 커패시턴스를 낮추지 않기 위해 약 20% 또는 그 이하로 유지된다. 예를 들면, 전체 와이어 면적의 20%를 차지하는 1μm ² 면적의 홀들이 사용될 수도 있다.

와이어에 슬롯을 만들거나 홀을 냄으로써 제거되는 금속의 볼륨은 또한 힐록들을 형성하는 경향(tendency)에 의해 결정된다. 예를 들면, 내화성 금속들은 힐록들을 형성하는데 민감하지 않고 슬롯을 만들거나 홀을 낼 필요가 없을 수 있다. 알루미늄 또는 알루미늄 합금에서 힐록들을 형성하는 경향은 와이어 두께가 증가하고 캐핑 내화성 금속(capping refractory metal) (즉, TiAl ₃ /TiN, TiN 등) 두께가 감소할수록 증가한다. 두께가 높은(taller) 와이어들에서, 예를 들면 >=1μm 에서, 슬롯을 만들거나 홀을 냄으로써 제거되어야 하는 금속의 볼륨은 더 많을 수 있고; 여기에서 두께가 낮은(shorter) 와이어들에서, 예를 들면 < 0.2μm인 와이어들에서, 슬롯을 만들거나 홀을 냄으로써 제거되어야 하는 금속의 볼륨은 더 적을 수 있다. 피치(pitch)는 중계 와이어(repeating wire)의 폭 + 스페이스로 정의된다. 1μm 스페이스를 갖는 5μm 피치에서, 와이어 폭은 4μm가 된다.

실시 예들에서, 슬롯들 사이의 와이어 폭은 4μm가 되고 와이어들의 수직 끝으로부터 와이어 부분(wire shape)의 엣지까지 간격 또한 4μm가 된다. 도 26b에 도시된 슬롯들의 끝이 폐쇄돼 있는 슬롯 알고리즘을 이용하는 레이아웃들은 증가된 국소 면적(local area) 또는 다른 기하학적으로 유도된(geometry-induced) 영향들로 인해 슬롯들의 끝에 힐록이 형성될 수 있다. 이것은 도 26e에 도시되어 있으며, 도 26e는 슬롯들 사이와 슬롯들과 와이어 부분들(wire shapes) A1의 끝들 사이가 모두 같은 간격인 폐쇄된 슬롯 레이아웃을 도시한다. 이 위치에서 힐록들을 형성하는 경향을 감소시키거나 제거하기 위해서, 슬롯들의 수직 끝과 와이어 부분(wire shape)의 끝 사이의 간격은, 도 26f에 도시된 바와 같이, 슬롯이 있는 와이어의 폭보다 작게 줄어들 수 있으며, 도 26f는 A1의 와이어 폭과 A1보다 작은 A2와 A3의 와이어 엣지 또는 슬롯 엣지까지의 슬롯 간격들을 도시한다. 이것은 도 26에 도시된 바와 같이, 직교 슬롯들(orthogonal slots) (즉, 직각 90도 각도 형식으로 끝나는 슬롯들)과 각진 슬롯들(angled slots) (즉, 45도 또는 다른 각도로 끝나는 슬롯들)에 적용된다. 와이어들에 슬롯을 만듦으로써 야기되는 다른 잠재적인 문제는 후속의(subsequent) 실리콘 증착 과정에서 캐핑되지 않은(uncapped) 슬롯 위에 트리플 포인트(triple point)가 형성되는 것이다. 도 26c 또는 도 26d의 상부 부분에 도시된 바와 같이, 슬롯들 또는 홀들이 캐핑되지 않으면, 후속의 실리콘 증착시에 캐핑되지 않은 슬롯의 끝 위로 도 26c에 'TP'라고 표시된 트리플 포인트가 형성될 수 있고, 그 결과 실리콘 표면에서 결함(defect)이 만들어지며, 이는 후속의 배선 또는 다른 레벨들까지 전파될 수 있다. 이러한 결함을 피하기 위해, 슬롯이 있는 단부들(slotted ends)은, 도 26b에 도시된 바와 같이, 선택적으로(optionally) 캐핑 또는 폐쇄될 수 있다. 유사한 트리플 포인트 결함(triple point defect)이 홀이 있는 디자인에 발생할 수 있으며, 이 또한 그 홀을 폐쇄하여 제거될 수 있다. 개방된 홀과 폐쇄된 홀은 도 26d의 상부와 하부 부분에 도시되어 있다.

배선의 패터닝에 따라서(depending), 보이드(void)들 혹은 심(seam)들이 희생 재료 (예를 들면 실리콘)에서, 아래에 기술되는 후속 처리 단계들 동안에, 와이어들 사이의 스페이스들 사이와 위에 형성될 수 있다. 심(seam)은 실리콘 내에서 하부(underlying) 와이어들 사이의 갭 내 또는 상기 실리콘 증착 프로파일의 부산물로 생성되는 다른 토포그래피 사이의 갭 내의 영역이다. 이들 심들은 산소와 같은 불순물(impurities)을 함유할 수도 있고, 그리고 산화된 실리콘의 존재로 인해 또는 심이 CMP 공정, 습식 화학 공정, RIE 공정, 혹은 기타 다운스트림 공정들 때문에 열림으로(opening up) 인해 후속 문제들을 일으킬 수 있다. 즉, 와이어들 (14)의 간격 대 높이의 종횡비가 높으면, 보이드들 혹은 심들이 후속 증착 공정들 동안에 상부 층들 내에 형성될 수 있다. 이 보이드들 또는 심들은 상기 재료 (예를 들면, 실리콘)의 토포그래피에 악영향을 줄 수 있는데, 특히 후속 공정 단계 동안에 연마가 부족하거나 과하게(under or over polishing) 이루어지거나 또는 보이드들이 후속 막(film)의 증착 동안에 산화되면 악영향을 줄 수 있다. 이와 달리, 배선 레벨 (14)를 위해 다마신 또는 리버스 다마신 공정이 채용되면, 표면은 실질적으로 평면이 될 수 있고 후속 층들은 보이드들의 형성에 민감하지 않게 된다. 리버스 다마신 공정에서는, 와이어들이 증착되고 패턴되고나서, 유전체 증착 및 평탄화 단계(a dielectric deposition and planarization step)가 후속되는데, 이렇게 하여 와이어 표면들은 노출되지만 와이어들 사이에 평면의 유전체가 배치된다.

도 3에서, 절연물 층 (유전체 층) (16)이 다수의 와이어들 (14)와 기판 (10)의 노출된 부분들 상에 형성된다. 실시 예들에서, 절연물 층(insulator layer) (16)은 약 80nm로 증착되는 산화물이며; 다른 치수들도 본 발명에 의해 고려될 수 있다. 하부 MEMS 커패시터 절연물 층 (16)과 도 11에 도시된 후속의 상부 MEMS 커패시터 절연물 층 (34)를 합한 두께(combined thickness)는 MEMS 커패시터의 파괴 전압(breakdown voltage) 및 시간 의존 절연 파괴(time dependent dielectric breakdown: TDDB) 특성들을 결정한다. 50V에서 MEMS를 동작하면, 파괴 전압은 50V보다 커야 하고, 통상적으로는 100V보다 크며, 이는 높은 MEMS 커패시터 신뢰성을 보장하기 위함이다. 160nm의 합한 MEMS 커패시터 절연물(insulator) 두께는 50V MEMS 동작에 대해서 높은 신뢰성을 주기에 충분하다. MEMS 커패시터가 제조될 경우에만 요구되는, 절연물 층 (16)은 하부 커패시터 플레이트 유전체(dielectric)를 형성한다. 절연물 층 (16)은 또한 와이어 (14)의 메탈 (예를 들면, 알루미늄)과 후속의 재료 (18) (즉, 실리콘) 사이에서 장벽(barrier)으로 작용한다. 실리콘과 알루미늄은 반응하여 제거하기 힘든 금속간화합물(intermetallic)을 형성할 것이며, 형성된다면, MEMS 빔이 작동(actuation)하는 것을 방해할 수 있는데, 이는 작동 동안에 빔이 완전히(fully) 붕괴(collapsing)하는 것을 방해하기 때문이다. 이 금속간화합물의 형성은 튼튼한(robust) 절연물 층 (16)에 의해서 방지될 수 있다. 주목할 것은, 절연물 층 (16)은 알루미늄 배선과 양립할 수 있는 온도에서 증착되어야 하고, 예를 들면, 약 420℃ 이하에서 그리고 바람직하게는 약 400℃ 이하에서 증착되어야 한다는 것이며, 이는 약 420℃보다 훨씬 더 높은 온도에서 증착되는 액상 화학 증착 (LPCVD: liquid phase chemical deposition) SiO ₂ 와 같은 고도의(highly) 등각 유전체(conformal dielectrics)를 사용하지 않을 수 있게 한다. 절연물 층 (16)을 위한 증착 옵션들에는 하나 또는 그 이상의 플라즈마 강화(plasma-enhanced) CVD (PECVD), 감압(sub-atmospheric) CVD (SACVD), 대기압 CVD (APCVD), 고밀도 플라즈마 CVD (HDPCVD), 물리 기상 증착 (PVD), 또는 원자층 증착 (ALD)이 포함된다. 이 층은 도 27a-c와 관련해서 더 상세하게 논의될 것이다.

희생 캐비티 재료 층(a layer of sacrificial cavity material) (18)은, 절연물 층 (16) 상에 또는 절연물 층 (16)이 없는 경우는 와이어 (14) 상에 증착된다. 희생 캐비티 재료 층 (18)은, 예를 들어, 실리콘, 텅스텐, 탄탈륨, 게르마늄, 혹은 기타 재료가 될 수 있으며, 이는 절연물 층 (16)까지 혹은 절연물 층 (16)이 없는 경우는 와이어 (14)까지, 예를 들어 XeF ₂ 기체를 사용하여, 나중에 선택적으로 제거될 수 있다. 실시 예들에서, 실리콘이 층 (18)을 위해 사용된다. 층 (18)은 배선 (14)에 양립할 수 있는 온도, 예를 들면, <420℃에서 동작하는 종래의 플라즈마 기상 증착 (PVD), PECVD, 급속 열(rapid thermal) CVD (RTCVD), 또는 LPCVD 등을 사용하여 증착될 수 있다. 실시 예들에서, 층 (18)은 약 0.1에서 10 미크론의 높이까지 증착되고 - 이것은 MEMS 갭(gap) 요건에 의해 결정됨 -, 종래의 리소그래피법과 반응성 이온 에칭 (RIE) 단계들을 사용하여 패턴된다. 한 예에서 약 2.3 미크론의 실리콘 두께를 사용한다.

실리콘을 위한 공통 RIE 에칭 기체는 SF6 이고, 여기서 SF6는 CF4, 질소 또는 아르곤과 같은 다른 기체들로 희석된다. 실리콘 층 (18)을 증착시키기 위해 사용되는 실리콘 증착 공정은, 위에서 논의된 바와 같이, 와이어들 사이와 와이어들의 엣지들에 심들을 생성한다. 이 심들이 산화되거나 또는 그 안에 다른 불순물을 갖는다면, 이들은 실리콘 층 (18)의 에칭 단계 동안 또는 최종 실리콘 캐비티 벤팅 에칭 동안에 에칭하기가 어렵다. 실리콘 층 (18) 에칭 이후에 웨이퍼상에 산화된 심들이 남는 것을 피하기 위해서는, 동시에 표면을 스퍼터(sputter)하고 RIE에칭을 하도록 상기 웨이퍼에 rf 바이어스 전력(rf bias power)을 인가하는 것과 아르곤 희석(argon dilution)의 조합이 사용될 수 있다. 층 (18)의 불량한 스텝 카버리지(poor step coverage) 또는 등각성(conformality)으로 인해 와이어들 (14) 사이의 스페이스들 (14a) 위로 보이드들 (20)이 형성될 수 있다. 보이드 (20)의 폭, 기판 (10)으로부터의 간격, 및 실리콘 (20a)의 표면으로부터의 간격은 와이어 (14)의 종횡비, 실리콘 증착의 등각성 및 절연물 층 (16)의 부분(shape)에 의해 결정된다.

도 27a-27c는 와이어들 (14) 위의 여러 절연물 층 (16) 부분들(shapes)을 도시한다. 도 27a에 도시된 와이어들 (14)는 상부 TiN/TiAl ₃ 층 (14') 아래 AlCu의 언더컷(undercut)을 갖는 상태로 도시되었다. 이 언더컷은 종종 금속 RIE 처리 동안에 발생하고, 만약 이것이 존재한다면, 절연물 층(들) (16)의 양질의 와이어 (14) 측벽 커버리지를 얻기가 어렵다. 도 27a는, 예를 들어, LPCVD, APCVD 또는 SACVD와 같은 등각 공정들(conformal processes)을 사용하여 절연물 층 (16)을 형성하는 것을 도시한다. 이 등각 증착 공정(conformal deposition process)들은 상단면, 측면, 및 하단면 (16A), (16B), 및 (16C)에 거의 균일한 절연물 두께를 제공한다. 이 등각 증착 공정들은, 알루미늄-기반 또는 구리-기반 배선에 양립할 수 있는 온도, 예를 들어 420℃ 아래 온도에서 동작되면, 불량한 커패시터 유전체 특성들을 가질 수 있는데, 예를 들면, 높은 누설 전류(high leakage current), 낮은 전압 파괴(low voltage breakdown), 또는 불량한 TDDB 신뢰도를 가질 수 있다. 이 프로파일은 보이드 (20) 내에 스텝 형성 (step formation) (300)을 제공한다. 도 27b는 PECVD 또는 PVD를 사용하여 절연물 층 (16)을 형성하는 것을 도시한다. 이 프로파일은 보이드 (20) 내에 “브레드 로프형(bread loafed)” 또는 “듀얼 테이퍼형(double tapered)” 프로파일 형성 (305)를 제공한다. 이 “브레드 로프형” 막들은 등각은 아니지만, 이들의 플라즈마 증착으로 인해 뛰어난 커패시터 유전체 특성들을 가질 수 있다. 보이드 (20)을 감소시키거나 제거하기 위해서는, 도 27c에 도시된 바와 같이, 층 (18)의 스텝 카버리지(step coverage)을 향상시키고 보이드 (20)을 감소시키거나 제거하는, 테이퍼형 프로파일(tapered profile)을 갖는 것이 바람직하다.

디봇(divot)들 (19) (예를 들면, 도 8 또는 도 9a 참조)가 층 (18) 표면 위에, 와이어들 (14) 사이에, 보이드들 또는 심들 (20) 위로 형성될 수 있다. 보이드들 (20)과 디봇들 (19)는 와이어들 (14) 사이의 간격으로 인해서 형성되고, 이들은 층 (18)의 높이와 와이어들 (14)의 간격 및/또는 높이에 따라 다르게 형성될 수 있다. 이 디봇들 (19)는 화학적 기계적 처리공정(chemical mechanical processing)과 같은 후속 처리공정 동안에 깊어질 수 있으며, 도 8에 관하여는 아래에서 논의될 것이다. 이 디봇들 (19)와 심들은 습한 공기(humid air)에의 노출, 주변 포토레지스트 스트립의 산화, 또는 플라즈마 산화물의 증착과 같은 후속 처리공정 동안에 산화될 수 있고 이 산화된 실리콘 영역들은 최종 실리콘 벤팅 또는 제거 단계 동안에 제거되지 않을 것이다. 이러한 상황이 발생한다면, MEMS 빔 아래에 있는 이 산화된 실리콘 잔류물들은 MEMS 빔이 하부 전극 (와이어) (14)와 접촉하는 것을 방해할 수 있으며, 이는 불량한 작동(poor actuation)의 결과를 가져온다. (예를 들면, 도 33의 엘리먼트 (19a) 참조.) 절연물 층 (16) 프로파일을 테이퍼 하면(tapering) (도 27c), 이 효과를 감소시키거나 제거할 수 있는데, 이것은, 실리콘 증착 갭필(gapfill)을 향상시킴으로써 보이드를 제거하는 것과 같이, 보이드와 디봇을 제거함으로써 이 효과를 감소시키거나 제거한다. 상기 프로파일은 고밀도 플라즈마 CVD 산화물을 절연물 층 (16)의 부분 또는 전체에 증착함으로써 테이퍼 될 수 있다 (도 27c). 이와 달리, 절연물 증착과 하나 또는 그 이상의 스퍼터 에치 백 및 후속 절연물 증착(들) (sputter etch back and subsequent insulator deposition(s))은 절연물 층 (16)의 동일한 테이퍼된 프로파일을 만들 수 있다. 이와 달리, 아래에 논의되는 바와 같이, 상기 실리콘 증착은 인-시추(in-situ)로 PVD 실리콘 증착 챔버에서 실리콘막을 스퍼터함으로써 상기 실리콘 프로파일을 45도 테이퍼되게 하도록 조정될 수 있다.

와이어 (14) 위의 절연물 층 (16)은 또한 와이어 (14) 재료와 층 (캐비티 재료) (18)의 반응, 합금(alloying), 또는 상호확산(interdiffusion)을 방해하도록 작용한다. 예를 들면, 와이어 (14)가 알루미늄을 함유하고 있다면, 그 알루미늄은 실리콘과 반응하여 알루미늄 실리사이드(aluminum silicide)를 형성할 수 있으며, 이것은 후속 층 (18) (희생 층)의 벤팅 또는 제거 단계 동안에 제거하기가 어렵거나 불가능하다. 이 알루미늄 실리사이드 형성은 상부 와이어 코너들에서 발생할 수 있으며, 예를 들면, 이는 절연물 층 (16)이 레트로그레이드 증착 프로파일(retrograde deposition profile)을 갖거나 (도 27b) 혹은 상부 와이어 코너에서 거의 커버리지를 갖지 않기 (도 27c) 때문이며, 그 결과 층 (18) 증착 부분까지 알루미늄이 노출된다. 이 문제는 절연물 층의 두께를 증가시킴으로써 줄어들거나 제거될 수 있지만, 두께를 증가시키는 것이 항상 가능하지는 않은데, 왜냐하면 와이어 (14)를 하단 플레이트(bottom plate)로 사용하여 형성되는 MEMS 커패시터의 커패시턴스가 함께 감소하기 때문이다. 또한, (도시되지 않은) 와이어 표면 또는 코너의 결함들이 절연물 층 (16)이 상기 알루미늄을 완전히 코팅하는 것을 방해할 수도 있다. 이 알루미늄-실리콘 반응은 MEMS 빔이 작동하는 것을 방해하거나 부분적으로 방해할 수 있는 돌출한 알루미늄 실리사이드의 위스커 같은 형상들(whisker-like features)이 만들어질 수 있다. 이 층 (16)과 (18)의 반응을 방지하기 위해, ALD Al2O3 (알루미나), ALD Ta2O5 (오산화 탄탈륨), 또는 이 둘을 조합한 것과 같은 등각 장벽(conformal barrier)이 증착될 수 있다. 한 예시적 실시 예에서, 층 (16)은 80nm의 HDPCVD 산화물로 구성되고 그 다음에 15nm의 ALD 알루미나가 더해진다. ALD 막들은 극도로 느린 증착 속도를 갖고 있기 때문에, 비록 ALD막들 단독으로 MEMS 커패시터 유전체로 사용될 수 있기는 하지만, 긴 증착 시간과 높은 제조 비용 때문에 비실용적일 수 있다. 한 ALD 알루미나 막의 증착 속도는 분당 1nm이므로, 80nm 막을 증착하기 위해서는 80분이 소요될 것이라는 의미이다. 따라서 빠른 증착의 SiO ₂ 와 느린 증착의 알루미나의 조합을 사용하는 것이 최적이다. 주목할 것은 상부 MEMS 전극과의 실리콘 반응을 방해하기 위해 ALD 알루미나 또는 그와 유사한 막이 80nm의 산화물 아래에서 사용될 수 있고, 또한 상부 MEMS 전극 (38) 아래에서 사용될 수 있다는 것이다.

도 3a에서, 유전체 페그 (16a) (예를 들면, 산화물 페그(oxide peg))를 형성하는 선택적 처리 단계가 본 발명의 실시 예들에 따라서 도시된다. 이 선택적 단계에서, 산화물 페그 (16a)는 증착 절연물 층 (16)의 형성 전에 형성될 수 있다. 예를 들면, 산화물 페그 (16a)는 증착된 PECVD SiO ₂ 막일 수 있으며, 이것은 종래의 리소그래피 및 에칭 공정들을 사용하여 와이어들 (14) 상에 패턴되고 에칭된다. 이 선택적 단계에서, 산화물 페그 (16a)는 먼저 패턴되고 에칭되며, 그 다음에 와이어 (14)가 패터닝되고 에칭될 수 있거나; 또는 와이어 (14)가 먼저 패턴되고 에칭되며, 그 다음에 산화물 페그 (16a)가 증착되고 에칭될 수 있다. 와이어 (14)를 패터닝하고 에칭하기 전에 산화물 페그 (16a)를 패터닝하고 에칭하면 절연물 층 (16)의 증착에 인커밍하는 종횡비 (14a)를 증가시키는 것을 방지하는데, 왜냐하면 와이어들 (14) 사이의 산화물은 산화물 페그 (16a)의 에칭 동안에 에칭되지 않기 때문이다. 또한, 만일 와이어들 (14)가 패턴되고 에칭된 후에 산화물 페그 (16a)가 패턴되고 에칭된다면, 산화물 페그 (16a)를 에칭하는데 사용되는 퍼플루오로카본-계 RIE 케미스트리(the perfluorocarbon-based RIE chemistry)는 또한 와이어 (14)의 TiN 층 상부(the top TiN layer)를 에칭할 수 있는데, 그 결과 표면이 열화되고 MEMS 커패시터의 전기적 일드(yield) 또는 신뢰도(reliability)가 열화된다. 산화물 페그 (16a)는, MEMS 커패시터 또는 접촉 헤드(contact head)로부터 떨어진 영역들에 있는 MEMS 액추에이터들(actuators) 위에 위치할 때는, MEMS 동작(operation) 동안에 보호 층(protective layer)을 형성하여, MEMS 빔 내에 있는 도체(conductor)가 MEMS 빔이 하부 전극을 가깝게 접촉할 필요가 없는 면적들(areas) 내의 하부 액추에이터 전극에 전기적으로 아크되는 것(electrically arcing)을 방지할 수 있다. 상기 바람직한 공정은 와이어 (14)를 패터닝하고 에칭하기 전에 상기 산화물 페그를 패터닝하고 에칭하므로, 와이어들 (14) 사이의 스페이스들 (14a)가 상기 산화물 페그를 교차하게 하는 것을 피하는 것이 바람직하다. 산화물 페그 (16a)의 형성 후에, 절연물 층 (16)과 층 (18)은 위에 기술한 바와 같이 형성될 수 있다.

선택적 처리공정 단계들처럼, 층 (18)은, 예를 들어, 화학적 기계적 연마법 (CMP)을 사용하여 평탄화될 수 있고, 그 다음 선택적으로 추가 재료 (실리콘)가 연마된 층 (18)에 증착되어 하부 실리콘 MEMS 캐비티의 표면에 심 없는(seamless) 실리콘 층을 제공할 수 있다. 종래의 CMP와 후속 세정 공정들 (예로는, 브러시 세정, 희석된 플루오르화 수소산 (DHF: dilute hydrofluoric acid) 세정, 완충된 플루오르화 수소산 (BHF: buffered hydrofluoric acid) 세정, 극저온 세정 등이 있음)은 실리콘 표면에 형성된 자생 산화물을 제거하기 위한 모든(any) CMP 단계 후에 수행될 것이라는 것에 유의한다. 예를 들어, 도 4a를 참조하면, 층 (18)은, 예를 들어, PVD와 같은 종래의 증착 공정을 사용하여 절연물 층 (16)에 증착된다. 도 4a에 도시된 바와 같이, 보이드들 (20)이, 와이어들 (14) 사이, 층 (18) 내에 형성될 수 있고, 이 때 디봇들 (19)는 보이드들 (20) 위에 형성된다. 도 4b에 도시된 바와 같이, 층 (18)은, 예를 들어, CMP 공정을 사용하여 평탄화된다. 도 4c에서, 제2 재료 (예를 들면, 실리콘) 층 (22)가 평탄화된 층 (18)에 증착된다. 도 4d에서, 실리콘 층들 (18)과 (22) (이들은 이제 단일 층을 형성함 (이하 층 (18)로 나타냄))가 종래의 리소그래피 및 반응성 이온 에칭 (RIE) 단계들을 사용하여 패턴된다. 이 실리콘 증착, CMP, 및 제2 증착 공정은, 실리콘 표면의 디봇들 (19)를 제거하고, 심 (20)의 산화 가능성(chance of oxidizing)을 제거하고, 인커밍(incoming) 와이어 (14)와 와이어 스페이스 (14a)의 토포그래피로 인해 만들어진 실리콘 표면의 토포그래피를 부분적으로 또는 전체적으로 평탄화한다.

한 세트의 두께들의 예를 예시한다면, 와이어 (14)의 높이는 250nm, 와이어들 (14) 사이의 스페이스 (14a)는 500nm, 초기 실리콘 층 (18)의 증착 두께는 2 미크론, 와이어들 (14) 위의 250nm 스텝(step)의 평탄화를 위한 와이어들 (14) 위의 실리콘 CMP 제거는 400nm, 그리고 도 5~8에 도시된 후속 리버스 산화물 평탄화 공정들 동안에 웨이퍼 상에 부분적으로 남아있을 만큼 두꺼운 후속 실리콘 증착 (22)가 될 것이다. 한 예시적 실시 예에서, 실리콘의 200nm가 와이어들 (14) 위의 영역들로부터 제거되고, 와이어들 사이의 스페이스들 (14a)에서 실질적으로 50nm보다 적게 제거되는데, 이는 와이어들 (14)와 스페이스들 (14a) 위의 영역들을 부분적으로 평탄화한다.

실리콘 CMP는, 이 기술분야에서 알려진 바와 같이, 깊은 트렌치 DRAM 커패시터들을 형성하기 위해 통상적으로 수행된다. 이런 유형의 실리콘 CMP와 함께, CMP 공정은 웨이퍼 표면의 패드 절연물 (예를 들면, SiO ₂ 또는 산화물) 막들에 대한 선택성(selectivity)을 최대화하도록 최적화되는데, 즉, 실리콘 대 산화물의 선택성이 50:1이 되도록 실리콘 CMP 속도는 최대화되고 산화물 CMP 속도는 최소화된다. 이런 유형의 실리콘 CMP 공정은 CVD를 사용하여 증착되는 실리콘 막들에 최적이지만 PVD를 사용하여 증착되는 실리콘 막들에는 문제들을 일으킬 수 있다. 종래의 선택적(selective) 실리콘 CMP 공정들로 연마되는 PVD 실리콘 막들은 PVD 실리콘 막 내에 결함들(defects)과 관련된 문제가 있을 수 있고, 이것은 국부적인(local) 연마 속도의 감소를 야기할 수 있다. 산화된 실리콘, 기타 불순물들, 또는 실리콘 그레인 스트럭처(silicon grain structure)로 인한 것일 수 있는, 이러한 PVD 실리콘 결함들은 선택적(selective) 실리콘 CMP 공정이 연마된 실리콘 표면에 덜 연마된(underpolished) 점 결함들(point defects)을 남길 수 있다.

실리콘 CMP 동안에 이러한 점 결함들을 방지하기 위해, 덜 선택적인 또는 비선택적인 실리콘 연마 공정이 사용될 수 있으며, 예를 들면, 실리콘 CMP 연마 케미스트리(chemistry)와 공정 대신에 SiO ₂ 연마 케미스트리(chemistry)와 공정이 사용될 수 있다. 덜 선택적인 실리콘 연마 공정을 사용하면 이러한 연마 후 점 표면 결함들이 제거된다. 선택적 실리콘 연마의 예는 실리콘을 용해시킬 만큼 충분히 높은 ph, 즉, >12의 실리카 연마제(silica abrasive)를 갖는 TMAH와 같은 기본 매체(basic media)이고, 이것은 50:1의 실리콘:SiO ₂ 선택성을 가지며; 비선택적 실리콘 연마의 예는 실리카 연마제를 사용하는, 실리콘을 용해시키기에는 너무 낮은, ph<12의 KOH와 같은 기본 매체이다. 이 비선택적 실리콘 CMP 공정은 50:1 미만의 실리콘:SiO ₂ 선택성들을 가질 것이며, 한 예시적 실시 예에서는 2:1에서 1:2의 범위에 있을 것이다.

보이드 (20) 내에까지 연마되는 것을 방지하기 위해, 제 1의 실리콘 증착의 두께를 표면 아래에 보이드를 묻을 만큼 충분히 두껍게 하는 것이 바람직하다. 실리콘은 빛의 광 파장에 불투명(opaque)하다. 상기 실리콘을 패터닝하는데 사용되는 후속 리소그래피 공정에서 광 파장(optical wave lengths)을 사용한다면, 실리콘 CMP 공정은 와이어 레벨 토포그래피를 사용하여 정렬 구조(alignment structures)를 완전히 평탄화하지 않거나; 또는 다마신 레벨 (12)를 사용하여, 부분적으로 채워진 정렬 구조를 완전히 평탄화하지 않아야 한다. 후속 리소그래피 공정들이 실리콘 하부 형상들(features)을 감지할 수 있는 적외선 또는 다른 방법들을 사용한다면, 이 예방책들은 필요하지 않다.

얇은 자생 산화물(thin native oxide) (예를 들면, SiO ₂ )은 실온에서도 공기 또는 산소에 노출된 실리콘 표면에 형성된다. 실리콘이 후속 처리공정 동안에 에칭되거나 벤팅될 때, 이 자생 산화물의 존재는 에칭 또는 벤팅을 방해할 수 있거나, 또는 몇 개의 단층(monolayer) SiO ₂ 막으로 웨이퍼상에 남아있을 수 있다. 이것을 피하기 위해서는, 실리콘을 증기(vapor), 플라즈마, 또는 액체 플루오르화 수소산 (HF)에 노출시킴으로써 실리콘 표면을 수소 패시베이트(hydrogen passivated)하거나, 또는, 예비세정(preclean), 예를 들어, rf 바이어스된 아르곤 스퍼터 예비세정(preclean)을 사용하여 제2 실리콘 층 (22)을 증착하기 전에, 웨이퍼를 공기 또는 산소에 노출시키지 않고, 예비세정을 즉시 수행하여야 한다.

도 5를 참조하면, 절연물 재료 (예를 들면, 산화물) (24)가 층 (18) 상에 증착된다. 상기 산화물 증착은, 예를 들면, 종래의 등각 증착 공정일 수 있으며, 산화물 층 (24)를 대략 실리콘 (18)의 높이와 같은 깊이로, 예를 들면, 2.3 미크론 두께의 층 (18)에 대해서 약 2.3 μm의 깊이로 증착할 수 있다. 예를 들면, 상기 증착 공정은, 이 기술분야에서 알려진 바와 같이, 실리콘 소스로는 TEOS 또는 실란(silane)을 산소 소스로는 산소 또는 N2O를 사용하여 증착되는 400℃ PECVD 산화물 증착일 수 있다. 산화물 층 (24)의 두께를 의도적으로 실리콘 층 (18)의 높이보다 얇게 한다면, 도 8에 도시된 후속 산화물 CMP 공정은 실리콘 층 (18)의 표면까지 초과연마(overpolish)하여 실리콘 층 (18)의 표면을 평탄화할 것이다. 역으로, 산화물 층 (24)의 두께를 의도적으로 실리콘 층 (18)의 높이 보다 두껍게 하면, 도 8에서 도시한 후속 산화물 CMP 공정은 실리콘 층 (18)의 표면을 덜 연마하여(underpolish) 그 표면이 상기 산화물 표면의 아래에 묻히도록 할 것이다. 실리콘 표면 (18)의 초과연마를 최소화하는 것이 얼마나 중요한가 또는 배선 레벨들 (14)로부터 산화물 층 (24) 또는 실리콘 (18) 표면의 토포그래피를 평탄화하는 것이 얼마나 중요한가에 따라서(depending on), 이들 두 공정 모두가 바람직할 수 있다. 한 예시적 실시 예에서, 실리콘 (18) 층은 약 2.3 미크론이고, 산화물 층 (24)는 약 2.1 미크론이며, 도 7에 도시된 선택적 산화물 에치백 단계(optional oxide etchback step)는 완전한 산화물 제거, 즉, >2.1 미크론으로 산화물 제거를 목표로 수행된다. 이렇게 하면 후속 산화물 연마 공정은 실리콘 층 (18)을 더 평탄화하는 결과를 가져온다.

도 6에서, 선택적(optional) 리버스 에칭 (리버스 다마신 공정)이 본 발명의 실시 예들에 따라서 수행된다. 더 자세하게는, 레지스트 (26)이 산화물 층 (24)에 증착되고 패턴되어 개구 (opening, 28)을 형성하고, 레지스트 엣지들 (26a)가 하부 층 (18)의 엣지들과 오버래핑(overlapping)된다. 즉, 레지스트 (26)이 하부 층 (18)을 약간 가릴(mask) 것이다. 오버랩(overlab)은 0보다 커야 하며, 예를 들면, 3 미크론일 수 있고 후속 CMP 공정 동안에 산화물 층 (24)가 평탄하게 되도록 최소화된다. 오버랩이 음수(negative)라면, 후속 RIE 에칭은 산화물 층 (24)의 아래 부분(the lower portion)까지 에칭할 것이며, 그 결과 실리콘 층 (18)에 인접해서 깊은 트렌치가 만들어질 것이며, 이는 후속 배선 레벨로부터의 잔류 금속이 상기 깊은 트렌치 내에 남게 하는 문제를 일으킬 수 있으며, 그 결과 후속 레벨들(subsequent levels)에서 전기적 와이어 단락(electrical wire shorting)이 일어나는 결과를 초래할 수 있는데, 이것은 피해야 한다. 도시된 바와 같이, 상기 개구는 패턴된 층 (18)의 리버스 이미지이다.

도 7에 도시된 바와 같이, 산화물 재료 (24)는 종래의 RIE 공정들을 사용하여 에칭된다. 실시 예들에서, 도 7에 도시된 바와 같이, 상기 에칭 공정의 결과 “픽처 프레임(picture frame)” (30)이 만들어지고, 이것은 하부 층 (18)을 둘러싼다. 산화물 재료 (24)가 층 (18)의 표면까지 아래로 완전히 에칭되면, 층 (18)로부터 떨어진 영역들에서 산화물 초과연마는 최소화될 것이다. 이것은 층 (18)의 초과연마를 최소화하고, 두께 허용공차(thickness tolerance)를 줄이며, 그리고 MEMS 커패시터 또는 접촉영역(contact area) 내의 실리콘 위에 잔류 산화물을 남길 가능성을 제거하기 위해서 바람직할 수 있다. 이와 달리, 도 7에 도시된 바와 같이, 약간의 산화물이 층 (18) 위에 남을 수 있다.

도 8에서, 산화물 재료 (24)가 평탄화 되는데, 예를 들면, 하부 층 (18)과 평면 (예를 들면, 거의 평평하거나 평면의 표면)이 된다. 실시 예들에서, 이 공정은 또한 하부 실리콘 층 (18)을 평탄화할 것이며, 이는 후속 처리공정 단계들에서 (예를 들면, 평평한 또는 평면의 표면들을 갖는) 평면 캐비티 스트럭처를 만드는데 도움을 준다. 상기 평탄화 공정은, 예를 들면, CMP 공정일 수 있다. 예상 밖으로, 그리고 도 25를 참조하여 더 상세하게 논의되는 바와 같이, 산화물 CMP는 하부 층 (18)의 가변성(variability)을 최소화할 수 있으며, 예를 들면, 배선 간격에 따라서(depending), 산화물 재료 (24)의 연마는 와이어들 (14) 사이의 (예를 들면, 와이어들 (14) 사이에 형성된 스페이스 (14a) 위의) 디봇들을 최소화할 수 있다.

도 25는 실리콘 디봇의 깊이 대(vs.) 도 8에 도시된 층 (18)의 표면의 산화물 연마에 대한 여러 토포그래피 그래프들 (즉, 원자간력 현미경 데이터)를 도시한다. 이 그래프들은, 예를 들어, 도 8에 도시된 산화물 층 (24)의 연마에 관련된 것이다. 이 예에서, 층 (18)의 디봇 (19) (예를 들어, 도 3과 8 참조)는 높이가 250 nm (0.25 μm)만큼 일 수 있고, 이것은 와이어들 (14)의 두께이다.

도 25의 그래프들은 0.5 μm와, 0.8 μm와 5.5 μm의 서로 다른 배선 간격 (14a)으로 30초 동안, 60초 동안, 그리고 90초 동안의 산화물 층 (24)의 CMP를 도시한다. 이 그래프들은 층 (18)의 토포그래피 가변성을 최소화하기 위해, 와이어들 (14)의 배선 간격 (14a)의 예상치 않은 중요성을 보여준다. 예를 들어, 0.5 μm의 슬롯 (간격)과 30초 동안의 상기 산화물의 CMP는 층 (18)에서의 2nm 디봇 깊이를 보여 주는데, 이는 각각 60초 동안과 90초 동안의 상기 산화물의 CMP에 대한 결과 5nm와 10nm와 비교된다. 또한, 0.8 μm의 슬롯에서 30초 동안 상기 산화물의 CMP를 수행한 결과는 층 (18)에 관해 30 nm 디봇 깊이를 보여주는데, 이는 각각 60초 동안과 90초 동안 산화물의 CMP수행 결과인 2nm와 8nm와 비교된다. 또한, 5.5 μm의 슬롯에서 30초 동안 상기 산화물의 CMP를 수행한 결과는 170nm 디봇 깊이를 보여주는데, 이는 각각 60초 동안과 90초 동안의 CMP수행 결과인 40 nm와 10 nm와 비교된다. 이들 결과들은 예상하지 못한 것들인데, 왜냐하면, 산화물의 CMP 시간이 증가하면 층 (18)의 토포그래피의 최적화(optimization), 즉, 디봇 깊이의 감소를 보일 것이라고 예상하여 왔기 때문이다. 이러한 층 (18) 내의 디봇들은 MEMS 빔 아래에서 복제될 것인데, 그 결과 MEMS 빔 아래쪽(underside) 토포그래피가 형성된다. 또한, 상기 MEMS 빔 아래쪽 토포그래피는, 증착된 산화물과 함께 잠재적으로 디봇 하부의 산화된 심으로 구성되므로, 상기 MEMS 빔에 대해 불량한 접착력을 갖는데, 그 결과 MEMS 동작(operation) 동안에 플레이킹(flaking)을 일으킬 수 있다. 이 플레이킹은, 심각한(catastrophic) MEMS 커패시터 일드(yield) 또는 신뢰도(reliability) 열화를 일으킬 수 있는데, 이는 MEMS 빔 아래 또는 위의 MEMS 캐비티 내에 플레이킹 산화물의 존재 때문이다.

따라서, 디봇의 깊이 또는 MEMS 스트럭처에 사용되는 실리콘 층의 가변성(variability)을 감소시키기 위한 방법은 상기 실리콘 층 상에 형성되는 와이어들 사이의 간격을 결정하는 단계를 포함한다. 상기 방법은 상기 실리콘 층의 가변성을 최소화하기 위해 미리 정해진(predetermined) 양의 산화물 층을 에칭하는 단계를 더 포함한다. 각각의 간격에 대해서, 미리 정해진 양의 시간 동안 에칭하면 최적의 스트럭처가 나올 것이며, 예를 들면, 상기 실리콘 층에서 가변성을 감소시킬 것이다. 층 (18) 위의 디봇들은, 층 (14) 내의 갭 (14a)에 의해 유도되는 하부(underlying) 토포그래피로 인해 상기 실리콘 내의 심들 또는 보이드들 위로 형성되기 때문에, 벤팅 또는 릴리스 후(post venting or release) MEMS 빔 (MEMS beam) 아래의 잔류 산화물의 소스(source)가 될 수 있다. 예를 들면, 산화물 층들 (24) 또는 (34)는 산화 플라즈마(oxidizing plasma)를 함유하는 PECVD 공정을 사용하여, 선택적으로 약 350℃ 또는 400℃에서 증착될 수 있으며, 그 결과 디봇 또는 심이 산화된다. 이렇게 산화된 디봇 또는 심 CC는, 도 33에 도시된 바와 같이, 실리콘 벤팅 후 MEMS 빔의 아래쪽(underside)에 남을 수 있고, 그 결과 MEMS 빔 하부의 토포그래피가 만들어지며, 이것은 부분적으로 MEMS 빔이 하부(lower) 커패시터 전극 (와이어) (14)와 접촉하는 것을 방해하거나, 혹은 MEMS 빔 작동 또는 동작 동안에 해체(disintegrate)되거나 떨어질(fall off) 수 있는데, 그 결과 MEMS 커패시터의 유전체 손상(dielectric damage of the MEMS capacitor)이 일어날 수 있다. 도 4b, 4c, 및 4d에서 묘사되는 선택적(optional) 실시 예가 있는데, 여기서 층 (18)이 연마되고 제2 실리콘 층 (22)로 캐핑되어서, 이 문제를 제거한다.

도 9a에 도시된 선택적 단계와 같이, 산화물 재료 (24)는 도 5에 도시된 2.3 μm에 비해서, 약 3.3 μm의 두께로 증착될 수 있다. 이 실시 예에서, 산화물 에칭 깊이는 도 7에 도시된 것과 비슷하나, 대략적으로 1 μm 더 깊을 것이고 하부 실리콘 층 (18)의 표면을 노출시켜야 할 것이다. 디봇 (19)가, 예를 들면, 와이어들 (14) 사이의, 층 (18)에 도시된 보이드들 (20) 위로 형성될 수 있다. 도 9a에 도시된 바와 같이, 두꺼운 산화물 재료 (24)가 층 (18)의 측면들에 증착되고, 패턴되고 에칭되며, CMP를 사용하여 연마된다. 도 9b에서, 실리콘 층 (32)가, 예를 들면, 두꺼운 산화물 재료 (24)와 층 (18)에 증착된다. 전술한 바와 같이, 자생 산화물(native oxide)은 (또는 어떤 산화물이든) 도 9c에 도시된 후속 실리콘 층 (32)의 증착 전에 층 (18)의 표면에서 없어야 한다(be avoided).

도 9c에서, 실리콘 층 (32) (및 산화물 재료 (24)의 부분들)이, 예를 들면, CMP와 같은 종래의 공정들을 사용하여 평탄화되고, 이것은 디봇들을 제거 또는 최소화 할 수 있다. 실시 예들에서, 이 공정은 후속 처리공정 단계들에서 평면의 캐비티 스트럭처 (예를 들면, 평평한 또는 평면의 표면들)를 만들어 내는 장점이 있다. 이 추가된 단계들, 즉, 실리콘 증착, CMP, 증착 (도 4a~4c; 도 9a~9c) 및 리버스 다마신 산화물 CMP 초과연마 (도 6~8) 또는 비-리버스(non-reverse) 다마신 산화물 CMP 초과연마 (도 5와 8)가 마이크로 및 매크로(micro and macro) MEMS 빔 토포그래피를 결정한다. 실리콘 보이드들 위의 디봇들로 인한 마이크로 MEMS 빔 토포그래피는 도 25와 관련하여 아래에서 더 논의된다.

바람직하지 않은 매크로 토포그래피의 예는 도 9d와 9e에 도시된 휘어진(curved) 실리콘 표면들 (18a)와 (18b)가 있다. 도 9d는 비최적화 평탄화(non-optimized planarization)로 인한 실리콘 표면의 만곡(curvature)을 도시하고, 더 구체적으로는 바람직하지 않은 매크로 토포그래피의 예를 도시한다. 하부 희생 캐비티 재료 (lower sacrificial cavity material) (18) 내의 이 매크로 토포그래피 콘벡스(convex) (18a) 또는 콘케이브(concave) (18b) 만곡은 릴리스된(released) MEMS 빔 '프로즌-인(frozen-in)' 만곡과 불량한 MEMS 작동을 일으킬 수 있다. 즉, MEMS 빔은 희생 캐비티 (18) 재료 주위로 휘게되고(curved), 그 결과 높은 포스트 빔 릴리스 만곡(high post beam release curvature)과 불량한 MEMS 빔 작동 또는 접촉면적을 가져올 수 있다. 상기 실리콘 표면의 만곡(curvature)은 곡률반경 (ROC: radius of curvature)에 의해 정의될 수 있다. 1cm 미만의 실리콘 ROC가 바람직하고 5cm를 초과하는 ROC 값들은 대략 MEMS 커패시터 커패시턴스가 50% 감소되는 결과를 가져오는데, 이는 감소된 MEMS 커패시터 표면 접촉 면적과 두 MEMS 커패시터 플레이트들 사이의 더 큰 간격으로 인함이다.

도 10a에서, 도 8 또는 도 9c 중 하나의 스트럭처로부터 출발하여 만들어지는, 선택적 트렌치들(optional trenches) (33)이 실리콘 층 (18) 내에, 배선들 (14) 위로 형성될 수 있다. 상기 실리콘이 균일하게(uniformly) 에칭되도록 하기 위해, 선택적 산화물 RIE 공정이 실리콘 에칭 전에 레지스트 패턴된 웨이퍼들 상에서 수행될 수 있다. 또한, 상기 선택적 산화물 RIE 공정이 있거나 없거나 상관없이, 웨이퍼 상의 포토레지스트에 대하여HF 세정을 수행하여 실리콘을 에칭하기 전에 실리콘 표면을 수소 패시베이트(to hydrogen passivate)할 수 있다. 실시 예들에서, 트렌치들 (33)은 2 미크론 높이의 층 (18) (예를 들면, 희생 캐비티 재료 (18)) 내로 약 0.3μm의 깊이로 형성되며, 디자인 파라미터들에 따라서, 그리고 더 구체적으로는 층 (18)의 높이에 따라서 본 발명에서 다른 치수들도 고려될 수 있다.

도 3a에서 논의된 산화물 페그들 (16a)와 마찬가지로, 이 다마신 산화물 페그들 또는 트렌치들 (33)의 목적은 MEMS 빔과 하부 와이어 레벨 (14) 사이에 유전체 범퍼(dielectric bumper)를 놓아서 MEMS 동작 동안에 MEMS 빔 내의 와이어들과 와이어 (14)의 가까운 근접성으로 인한 전기 아크발생(electrical arcing)을 방지하기 위한 것이다. 아크발생은 높은 dc 전압, 즉, 5-100V가, 예를 들면, 와이어 (14) 내의 MEMS 액추에이터에 가해질 때 발생할 수도 있다. 전기 아크발생의 가능성을 피하기 위해, 트렌치 (33)의 바닥에 가깝게 접촉하는 후속 MEMS 빔 금속 층이, 도 10b와 10c에 도시된 바와 같이, 제거될 수도 있다. 산화물 페그 (33a)는 후속 MEMS 빔 금속 층 (38)을 이 디자인으로부터 제거하였지만, 산화물 페그 (33b)는 금속층 (38)을 이 디자인에 남게 하였다.

MEMS 빔 하부 전극을 형성하는데 사용되는, 후속 금속 층 (subsequent metal layer, 38)은 산화물 페그 (33)이 덮이도록 혹은 덮이지 않은 상태로 남아있도록 패턴될 수 있다. 덮이지 않는다면, 액추에이터 플레이트들 사이의 아크발생 또는 다른 유전체 손상의 가능성이 감소하게 되고; 덮인다면, 즉, 금속이 산화물 페그 (33) 내로 연장된다면, 산화물 페그가 액추에이터의 아크발생 또는 유전체 손상을 감소시키는 효과는 감소될 수 있다. 산화물 페그 (33)이 금속 층 (38)에 의해 덮이지 않고 선택된 공정 방법으로 인해 페그 내로 들어가는 스텝(step)가 있다면, 산화물 페그의 측벽을 따라서 얇은 금속 스페이서(spacer)가 남아 있을 수 있다. 이 금속 스페이서는 전극 (38)과 접촉하지 않으므로, 중요하지 않다.

거의 90도 또는 둥근 바닥 코너(nearly 90 degree or rounded bottom corner)의 산화물 페그가 사용될 수 있다. 페그 바닥을 둥글게 하기 위해서는, (후속 MEMS 빔 금속 (38)이 페그 위에 존재한다면 이것은 바람직하다), 아르곤-SF6-베이스 실리콘 에칭 공정 동안 웨이퍼 상에 rf 바이어스 전력(bias power) 공급이 감소되거나 제거될 수 있고 그리고 아르곤 플로우(argon flow)가 감소될 수 있다. 산화물 페그 (33)은 리버스 캐비티 평탄화 공정 이전 또는 이후에 패턴되고 에칭될 수 있다. 리버스 캐비티 평탄화 공정 이후에 산화물 페그 (33)이 패턴되고 에칭된다면, 그 깊이의 가변성은 오직 실리콘 에칭 깊이의 가변성에 의해서만 제어되고 리버스 캐비티 산화물 CMP 평탄화(reverse cavity oxide CMP planarization) 단계에 의해서는 제어되지 않는다. 이와 달리, 리버스 캐비티 산화물 평탄화 산화물 증착 단계 이전에 산화물 페그 (33)이 패턴되고 에칭된다면, 그것은CMP 제거 가변성(removal variability)으로 인해 높이 가변성(height variability)의 추가된 컴포넌트를 가질 것이며, 그러나 그것은 평탄화된 산화물로 채워지거나 부분적으로 채워질 것이며, 이는 산화물 페그가 금속에 의해 덮인다면 액추에이터 금속 레벨 (14)로부터 후속 금속 레벨 (38)의 이격(separation) 또는 간격(spacing)을 증가시킬 것이다.

도 11에서, 상부(upper) 커패시터 유전체 또는 산화물 증착이 도 10a의 스트럭처 상에 수행된다. 더 구체적으로는, 이 증착 단계에서, 산화물 재료 (34)가 약 80nm의 높이로 증착될 수 있으며, 앞서 논의된 바와 같이 본 발명에 의해 다른 치수들도 고려될 수 있다. MEMS 커패시터 유전체는, MEMS 빔이 작동될 때, 유전체 층들 (16)과 (34)를 포함하는데, 이들은, MEMS 커패시터 전극들의 표면 거칠기(surface roughness)와 힐록들로 인해, 작은 갭(small gap)만큼 분리되어 있다. 테이퍼된 비아 (36)이 산화물 재료들 (24)와 (34) 내에서 하부 와이어 (14')까지 형성될 수 있다. 테이퍼된 비아 (36)이 이 기술분야에서 통상의 지식을 갖는 자들에게 알려진, 종래의 리소그래피, 에칭 및 세정 공정들을 사용하여 형성될 수 있다. 테이퍼된 비아가 하부 TiN, TiAl ₃ , 또는 AlCu 표면을 과도하게 산화하지 않도록 주의를 기울여야 하는데, 왜냐하면 이는 높은 비아 저항을 가져올 수 있기 때문이다. 선택적으로, 포스트 비아 RIE 포토레지스트 스트립(the post via RIE photoresist strip)이 저온, 즉, 100℃에서 산화를 최소화하기 위해 수행될 수 있다. 이와 달리, 공지의, 다마신 텅스텐 스터드 비아를 채용할 수도 있다. 테이퍼된 비아 (36)을 사용하면 실리콘 표면의 CMP 노출을 줄일 수 있고, 그 결과 실리콘 (18)의 두께 가변성을 더 작게 할 수 있으며, 깊은 디봇을 형성할 가능성이 낮아질 뿐만 아니라 상부 MEMS 커패시터 절연물 (34)를 연마하거나 손상시키는 것을 방지할 수 있다. 실리콘 층 (18)의 두께가 MEMS 디바이스의 풀인(pull-in) 전압을 결정하므로, 그 가변성을 최소화하는 것이 바람직하다. 테이퍼된 비아 (36)은 실리콘 캐비티 영역 밖에서 사용되어야 하는 것에 유의한다. 왜냐하면 상기 테이퍼된 비아 (36)이 실리콘 캐비티 내에 있는 경우, 그것을 제조하기 위해 사용되는 산화물 에칭이 실리콘 층 (18)에 의해 방해될 수도 있기 때문이다. 만일 와이어 (38)을 위해 사용되는 후속 금속 증착 공정이 불량한 등각성 또는 측벽 커버리지를 갖는 경우에, 테이퍼된 비아 (36)의 종횡비는, 예를 들면 0.5:1정도로 낮아야 한다. 2 미크론 두께의 절연물 (24)에는, 4 미크론 폭의 테이퍼된 비아 (36)가 사용될 수 있다. 이와 달리, 등각 알루미늄 공정, 즉, 뜨거운 리플로우(hot reflow) PVD 또는 CVD 공정이 사용된다면, 더 높은 종횡비가 테이퍼된 비아 (36)을 위해 사용될 수 있다.

도 12에서, 전극 (38)의 와이어가 산화물 재료 (34) 위로 형성되고 패턴되며, 또한 비아 (36) 내에 증착되어 하부 와이어 (14')와 접촉한다. 전극 (38)은 또한 트렌치들 (33) 내에도 증착될 수 있다. 그러나, (전극 (38)이 후속 도면들에서는 트렌치 내에 형성된 것으로 도시되더라도) 도시를 간단히 하기 위해 상기 전극을 도 12의 트렌치 (33)에 도시하지 않는다. 실시 예들에서, 전극 (38)은, 예를 들면, AlCu일 수 있으며, 그렇다 하더라도 다른 재료들도 본 발명에 의해 고려될 수 있다. 실시 예들에서, 예를 들면, 전극 (38)은 여러 재료들 중에서 TiN, TiN 또는 W, Ru, Pt, Ir일 수 있다. 전극들 및/또는 와이어들의 두께는 구체적인 디자인 파라미터들에 따라 달라질 수 있다. 예를 들면, Ti/AlCu/Ti/TiN 층들은 각각 10nm, 480nm, 10nm, 및 32nm 두께로 사용될 수 있으며, 이들은 400℃ 어닐링(annealing) 후에 AlCu 아래와 위에 TiAl ₃ 을 형성한다. 가능한 힐록들을 최소화하기 위해, 실시 예들에서, 앞에서 논의한 바와 같이, 선택적 Ti 층이 Al과 직접 접촉하여 증착 및/또는 형성된다. 이 경우에, 힐록들은, 상부 표면이 아니라, 와이어 (전극) (38)의 하부 표면 상에서 억제되어야 한다(suppressed). 이와 달리, 전극 (38)은 Au와 같은 귀금속(noble metal)으로 형성될 수도 있고, 또는 W나 Ta와 같은 내화성 금속(refractory metal)으로 형성될 수도 있으며, 또는 Ti-AlCu 인터페이스, 예를 들면, Ti/TiN/AlCu/TiN없이 형성될 수도 있다.

도 13에서, 절연물 재료 (40)이 전극 (38) 위에 등각으로 증착된다. 실시 예들에서, 절연물 재료 (40)은 위에서 논의된 방법들 중 어느 하나를 사용하여 증착된 산화물이며, 이는 빔 스프링 상수(beam spring constant)와 산화물 대 금속(oxide to metal) 두께 비율 요건들에 따라서, 약 0.5에서 5 μm의 높이로 증착된다. 한 예시적 실시 예에서, 절연물 재료는 400℃ PECVD 2 μm 산화물이고 양호하게(well) 제어된 잔류 스트레스(residual stress)와 두께를 갖는다. 실시 예들에서, 테이퍼된 비아들 (42)가 절연물 재료 (40) 내에 형성되어, 이전에 형성된 비아들 (36)과 유사한 방식으로 하부 전극 (38)의 부분들을 노출시킨다. 이와 달리, 텅스텐 스터드 비아들이 사용될 수 있는데, 그렇게 하면 절연물 층 (40)의 가변적인 CMP 부식(erosion)으로 인해 층 (40)의 두께 가변성이 열화될 수 있다. 절연물 층 (40)의 두께 또는 잔류 스트레스의 변화(variation)는 전체(overall) MEMS 빔에서 스프링 상수 및 스트레스 구배의 가변성(variability)을 가져오고, 이것은 빔 만곡(curvature)과 벤딩(bending)에 악영향을 줄 수 있다.

도 14에 도시된 바와 같이, 상부 전극 (44)가 절연물 층 (40) 위에 형성되고 패턴되며, 또한 비아들 (42) 내에 증착되어 하부 전극 (38)과 접촉한다. 실시 예들에서, 상부 전극 (44)는 하부 전극 (38)과 동일한 재료들로 형성되고, 한 예시적 실시 예에서, 상부 및 하부 전극 (44와 38)은 Ti/AlCu/Ti/TiN으로 구성된다. 텅스텐 스터드 비아들을 사용하는 경우, 선행 기술을 보면 최상부(uppermost) TiN 층은 비아 에칭 후 와이어들 상에 남아야 한다는 것을 알 수 있다. 이들 MEMS 스트럭처들과 함께 테이퍼된 비아들이 사용되는 경우에는, 비아 저항 하이 플라이어들의 가능성 (potential for via resistance high flyers)을 제거하기 위해, 상기 전극들 (38과 44)의 금속, 즉, Ti/AlCu/Ti/TiN을 증착하기 전에 TiN 층을 완전히 제거하는 것이 바람직할 수 있으며, TiN 층의 제거는TiN RIE 케미스트리(chemistry)를 사용하여 에칭하거나, 아르곤 스퍼터를 사용하여 스퍼터하거나, 또는 상기 두 방법을 조합하여 할 수 있다. 실시 예들에서, 전극들 (38과 44)의 금속 볼륨은 디바이스의 전체 볼륨과 스트레스의 균형을 맞추고, 그래서 MEM 스트럭처들의 빔들에 과도한 스트레스들이 가해지지 않게 하기 위해 동일하거나 사실상 동일해야 한다. 상기 금속 볼륨은 금속 두께와 레이아웃 두 가지에 의해 결정된다. 전극들 (38과 44)에 동일한 레이아웃들이 사용된다면, 이들은 두께가 같다면 동일한 볼륨을 가질 것이다. 하부 전극 (38)에 슬롯이 있거나 홀이 있는 레이아웃이 사용된다면, 금속 볼륨을 맞추기 위해 상부 전극이 얇아질 필요가 있다. 실시 예들에서, 하부 또는 상부 전극 (44)의 두께는 의도적으로 상기 빔에 스트레스 구배(stress gradient)를 주기 위해 증가되거나 감소될 수 있으며, 이것은 상기 빔이 릴리스(release) 후에 위 또는 아래로 편향되게(deflect) 할 수 있고, 아래에서 논의되는 바와 같이, 변하는 온도에 의해 유도되는 빔의 벤딩(beam bending)을 변하게(change) 할 수 있다. 앞의 논의는 전극들 (38과 44)가 단일한 동일 금속 막으로 구성된다고 가정한다. 실제로는, 위에서 논의된 바와 같이, 상기 전극들은 다수 금속 층들로 구성되고, 각각은 다른(different) 열팽창계수(CTE: coefficient of thermal expansion) 및 기타(other) 기계적 특성들을 가지며, 레이아웃 또는 두께가 변한다면, 이들의 기계적 특성들을 정확히 일치시키기는 거의 불가능하다. 전극들 (38과 44)의 AlCu 부분이 내화성 및 기타 금속 컴포넌트들보다 훨씬 더 두껍다면, 필요에 따라, CTE 및 기타 기계적 특성들이 AlCu 막의 특성들로 근사화(approximated) 될 수 있다.

이와 달리, 상부 및 하부 전극들 (38과 44)의 레이아웃이 비대칭(asymmetric)이거나 다르다면, 낮은 패턴 팩터(lower pattern factor) (즉, 적은 금속)를 갖는 전극의 두께가 금속 볼륨의 균형을 맞추기 위해 두꺼워질 수도 있다. 비대칭 상부 및 하부 전극의 한 예가 도 28에 도시된다. 이 도면에서, 하부 MEMS 전극 (200)으로부터 다이아몬드 (또는 다른 패턴된 부분들) 모양의 부분들이 제거된 상태를 보여주는데, 이 다이아몬드 모양의 부분들은 금속 힐록들의 형성 가능성을 낮추기 위해 배치된다. 하부 MEMS 전극 (200)의 면적이 상부 MEMS 전극 (210)의 면적보다 작기 때문에, 전극들 (200과 210)의 금속 두께가 동일하다면, 각각의 전극 내 금속의 볼륨은 불균형할 것이다. 하부 및 상부 전극들의 금속 볼륨의 균형을 맞추는 것은 캔틸레버(cantilever) 및 브리지(bridge) MEMS 빔들 모두에 중요한데, 왜냐하면 빔 금속 (예를 들면, 알루미늄)의 열팽창계수 (CTE: coefficient of thermal expansion)는 SiO ₂ 의 CTE보다 훨씬 크기 때문이다.

실시 예들에서, 면적이 다른 MEMS 전극들이 부분적으로 균형을 이룰 수도 있다. 예를 들면, 하부 MEMS 빔 전극이 상부 MEMS 빔 전극보다 80% 작은 면적을 갖는다면, 상기 하부 전극은 두 전극 내의 금속 볼륨의 균형을 부분적으로 맞추기 위해 10% 두꺼워질 수도 있다. 의도적으로 상기 두 MEMS 전극들 내의 금속 볼륨을 불균형하게 하는 것은 릴리스 또는 벤팅 후 MEMS 빔 벤딩(beam bending post release or venting)이 상기 빔을 위 또는 아래 원하는 위치로 벤딩되도록(bend) 동작하게 하거나; 또는 아래에서 논의되는 바와 같이, 동작 사용 온도(operational use temperature), 예를 들면 -55℃~125℃ 또는 정상 범위의 패키지된 칩의 동작 온도들(packaged chip operational temperatures)에 걸쳐 MEMS 빔 벤딩(beam bending)을 최소화할 수 있다. MEMS 빔이 위 또는 아래로 벤딩함에 따라 MEMS 캐비티 작동 갭(cavity actuation gap)은 증가되거나 감소하고; 접촉 면적을 감소시키고 커패시턴스를 감소시킬 수 있는, 상기 빔의 만곡(curvature)은 MEMS 빔이 온도의 변화에 따라 팽창하거나 수축함에 따라서 변화할 수 있다. 동작 칩 온도들에 걸쳐 MEMS 빔의 벤딩 최소화가 바람직한데 왜냐하면 작동 전압(actuation voltage)이 MEMS 캐비티 갭(cavity gap)에 역비례(inverse proportional) 하기 때문이다.

벤팅된(vented) MEMS 빔의 움직임이 리드(lid)에 의해 제한될 때, 그 것이 리드 리벳(lid rivet) (AA) 때문에 또는 상기 리드가 리드 (BB)에 결합되어있기 때문에 (도 31 참조), MEMS 빔은 예상대로 작동하지 않고 부분적으로 또는 전체적으로 기능상실(nonfunctional)이 될 수 있다. 도 16에 도시된 리그레시브 리드 산화물 프로필(regressive lid oxide profile)은 비아들 (42와 48)의 코너들 내에서(in the corners) 가장 큰 리그레시브 정도(largest regressive extent)를 갖는다. 이것을 감소시키기 위해서는, MEMS 캐비티 내의 비아들 (42와 48)의 코너들을 도 32에 도시된 바와 같이, 둥글게 하거나 모서리 깎기 할 수 있는데(rounded or chamfered), 이렇게 함으로써 상기 리드 산화물이 MEMS 빔을 핀(pin)할 가능성을 감소시킬 수 있다. 도 30e는 상부 실리콘 캐비티에 대해서 테이퍼된 측벽 프로파일들을 갖는 비-리그레시브 (non-regressive) 실리콘 증착을 도시한다. 이 등각 실리콘 증착 공정은, 예를 들면, 다중 PVD 실리콘 증착 및 rf 바이어스된 웨이퍼 에치백 단계들을 수행함으로써 달성될 수 있는데, 이 단계들은 바람직하게는 인-시추(in-site)로, 즉, 동일한 챔버 안에서, 또는 엑스-시추(ex-situ)로, 즉, 증착 및 에치 백 챔버 사이로 이동하면서, 수행할 수 있으며, 상기 실리콘 증착 동안에 대략 45도 각도의 실리콘 증착 프로파일을 달성할 수 있다. 예를 들어, 0.3μm 높이의 형상 (도 3) 위에 약 0.3μm의 순 증착(net deposition)을 한 후, 또는 훨씬 더 깊은 형상 (도 16) 위에 약 1μm의 순 증착을 한 후, 일단 45도 각이 달성되면, 상기 증착의 균형은 정상의 바이어스되지 않은 실리콘 막으로 구성되거나 또는 덜 빈번한 에치 백 단계들을 갖는 더 두꺼운 바이어스되지 않은 실리콘 막들의 조합으로 구성될 수 있으며, 이것은 하부 토포그래피로 인한 실리콘 내의 산화된 심(oxidized seam)을 제거하기 위해 필요할 수 있다. 이 실리콘 증착/에치백 공정들의 목표(goal)는 리그레시브 오버행 스트럭처(regressive overhang structure)를 제거하고 또한 인커밍 토포그래피(incoming topography)로 인한 증착된 실리콘 내의 심 (도 35a)을 감소시키거나 제거하는 것이다. (이것은 MEMS 스트럭처의 코너에 산화물 심을 도시하는 도 35b와 비교된다.) 이러한 비-리그레시브(non-regressive) PVD 실리콘 증착 공정은 하단(bottom)을 위한 더 낮은 챔버 압력 증착과 측벽 증착을 조합하고, 더 높은 챔버 압력 에칭(higher chamber pressure etching)을 사용하는데, 여기서 상단 표면 및 코너 에칭을 최대화하기 위해, rf 바이어스를 웨이퍼에 적용한다. 이러한 저압 증착 및 고압 에치백의 단계들은 원하는 두께가 달성될 때까지 순차적으로 반복된다. 한 예시적 실시 예에서, 저압 증착 (예를 들면, <6 MTorr)과 고압 (예를 들면, >10 mTorr) 에치백 단계의 두께 값들은 대략 증착에 대해서는 10-50nm이고 에칭에 대해서는 5-25nm인데, 예를 들면, 상기 에치백된 실리콘 제거부분은 증착된 두께보다 작으며, 아래에 설명하는 바와 같이, 제1 실리콘 층의 두께는 형상들의 코너들로 스퍼터되는 것을 피하기 위해, 예를 들면, 50 또는 100nm로 증가될 수 있다. 또한, 이러한 시퀀스는 측벽과 테이퍼된 표면들 상에서 막 밀도를 증가시킨다. 그러면 Si의 표면적이 최소화되고, 표면 산화량을 감소시킨다. 이와 달리, 동시(simultaneous) PVD 실리콘 증착 및 에치백 공정이 채용될 수도 있는데, 이 경우, 스퍼터링 타겟은 실리콘을 스퍼터하기 위해 바이어스되고 웨이퍼는 45도 측벽 각들을 생성하기 위해 바이어스된다. 이것은, 모든 산화가 Si 캐비티의 벤팅 속도(venting rate)를 감소시키므로, Si의 안정한 벤팅 성능을 달성하는데 중요하다.

원하는 45도 코너 각은 반복적인 아르곤 스퍼터 에치 백 단계에 의해 얻어지며, 이를 얻은 후에, 실리콘 증착 공정은 아르곤 스퍼터 단계들이 없는 정상 증착 공정으로 되돌아갈 수도 있다. 이 바이어스된 실리콘 증착 공정을 또한 하부 실리콘 캐비티 층 (18)에 적용하여 실리콘 내의 보이드들과 심들을 제거하게 할 수도 있다. 상기 형상들의 코너들로부터 절연물 또는 기타 재료들을 스퍼터하는 것을 피하기 위해 초기 막 증착 단계 동안 실리콘을 스퍼터 에칭할 때 주의를 기울여야 한다. 도 30e의 코너 (405)는 이 인-시추 또는 엑스-시추 스퍼터링 방법에 의해 45 도 모서리 깎기로 만들어질 수도 있는데(chamfered), 그 결과 산화물 층 (46)을 실리콘에 재증착 해야 하며 이는 실리콘 내의 SiO ₂ 의 존재로 인해 실리콘 벤팅에 어려움이 따른다. 초기 실리콘 증착 동안 노출된 코너들을 스퍼터링하는 것을 피하기 위해서는, 초기 바이어스되지 않은 실리콘 층 (예를 들면, 50 또는 100nm)이 증착될 수도 있다.

릴리스된(relleased) MEMS 빔은, 가열되거나 냉각되면, 더 적은 금속 볼륨을 갖는 전극보다 더 팽창하거나 더 수축하는 더 큰 금속 볼륨을 갖는 전극으로 인해 위 또는 아래로 벤딩된다(bend). 도 29와 표 2는 빔들의 온도에 대한MEMS 브리지 빔의 벤딩을 도 28에 도시된 레이아웃을 사용하여 정량적으로 보여준다. 위에 언급된 바와 같이, 상기 MEMS 빔은 빔 내의 산화물과 금속 사이의 CTE 불일치 때문에 벤딩된다. 상기 빔 내의 지배 금속(dominant metal) (예를 들면, 알루미늄)은 150 - 250℃의 항복 스트레스 온도(a yield stress temperature)를 갖는다. 상기 항복 스트레스 온도는, 이 기술분야에서 알려진 바와 같이, 상기 알루미늄 내의 잔류 스트레스가 온도에 따라 더 이상 변하지 않을 때의 온도이다. 항복 스트레스 온도에서, 벤딩은 완전히 평형하게 펴진 상태로 될 수 있거나 혹은 더 일반적으로는, 리버스 방향으로 벤딩될 수 있다(도 29 곡선 B 또는 E). 균형잡힌 금속 볼륨을 갖는 MEMS 브리지 빔들은 온도 대비(vs.) 최소의 벤딩(minimal bending)을 보이고, 더 많은 상부 전극 볼륨을 갖는 빔들은 온도가 증가함에 따라 위로 벤딩되며, 더 큰 하부 전극 볼륨을 갖는 빔들은 온도 대비(vs.) 아래로 벤딩된다. 상기 MEMS 브리지 빔 벤딩이 충분히 큰 경우, 상기 빔은 상기 MEMS 빔 위의 리드(lid) 또는 상기 MEMS 빔 아래의 고정 전극 (도 29 곡선 A 또는 F)에 의해 제한되는 것에 주목할 필요가 있다. 가장 바람직한 MEMS 빔 벤딩 대(vs.) 온도 특성(temperature behavior)은, 위에서 논의된 이유들 때문에, 총 벤딩(total bending)이 최소화되는 것이다(minimized). 이것은 MEMS 빔 두께들을 사용하여 성취될 수 있다. 즉, 상기 MEMS 벤딩 프로파일이 초기에는 위쪽으로 벤딩되고 그 다음 관심 온도 범위(temperature range of interest)에 걸쳐 아래쪽으로 벤딩되는(즉, 도 29 곡선 C) MEMS 빔 두께들을 사용하여 달성할 수 있고; 혹은 반대의 경우의 MEMS 빔 두께들을 사용하여 달성할 수 있다. 이와 같은 MEMS 빔 벤딩 곡선을 얻으려면 하부 및 상부 전극 볼륨을 의도적으로 불균형하게 해야 할 수도 있다.

한 예시적 실시 예에서, 하부 전극 (38) 대 상부 전극 (44) 패턴 팩터의 비율은 0.8:1이고; 빔 산화물은 2μm 두께를 가지며, 상부 전극은 450nm의 반응하지 않는(unreacted) AlCu 두께를 포함하여 0.56μm의 총 두께를 가지며 하부 전극은 370nm의 반응하지 않는 AlCu 두께를 포함하여 0.48μm의 총 두께를 갖는다. 이 조합은 전극들 (38과 44)가 불균형된 볼륨을 갖는 결과를 가져오는데, 즉, 전극들 (38과 44)의 볼륨 비율은 0.93:1이고, 빔 벤딩 대(vs.) 온도는, 도 29의 곡선 C와 정성적으로(qualitatively) 유사한 관심 온도 범위에 걸쳐서, 최소화된다.

이 릴리스 후 MEMS 빔 벤딩(MEMS beam bending post release)은, 위에서 언급된 바와 같이, 두 가지 문제를 일으킬 수 있다: a. 정상 칩 동작 동안, 예를 들면, 약 -55℃부터 125℃까지 동작 동안, MEMS 빔 벤딩이 작동 갭(actuation gap)을 증가시키거나 감소시키면 작동 전압에서 대응하는 변화가 일어난다; 그리고 b. 만일 릴리스된 MEMS 빔이 높은 온도 (예를 들면, >150℃, 예를 들면 400℃)로 가열되면 (이것은 희생 재료가 벤팅되거나 제거된 후의 정상 처리공정 때문에 일어날 수 있음), 릴리스된 MEMS 빔은 상부 및 하부 MEMS 빔 전극들과 빔 산화물 사이의 열팽창 불일치로 인해 위쪽으로, 아래쪽으로 또는 양쪽으로 벤딩될 수 있으며, 만일 그 벤딩이 아주 크다면(large enough), MEMS 빔 위의 리드(lid)에 의해서 또는 MEMS 빔 아래의 고정 전극에 의해서 제한된다. 어닐링 동안 MEMS 빔을 제한하면 원하지 않은 만곡에(in an undesirable curvature) '프리즈 인(freeze in)'될 수 있으며, 그 결과 MEMS 빔은 휘어질 수 있다(curved)(즉, 평평하지 않게 될 수 있다). 휘어진 MEMS 빔은 감소된 접촉 면적을 가질 것이며, 그 결과 감소된 커패시턴스를 가질 것이다. 또한, MEMS 빔 아래의 고정 전극 또는 MEMS 빔 위의 리드에 대하여 누르는 MEMS 빔에 의해 가해지는 힘이 너무 높으면, MEMS 빔 또는 리드에 균열이 발생할 수 있고(crack), 그 결과 MEMS 디바이스의 심각한 고장(catastrophic failure)을 일으킬 수 있다.

도 15에서, 절연물 재료 (46)이 상부 전극 (44)에 그리고 절연물 재료 (40)의 노출된 부분들에 증착된다. 실시 예들에서, 절연물 재료 (46)은 약 80nm의 두께로 증착되며, 그렇다 하더라도 본 발명에 의해 다른 치수들도 고려될 수 있다. MEMS 빔의 균형을 맞추기 위해서, MEMS 빔 위의 절연물 재료 (46)은 MEMS 빔 아래의 절연물 재료 (34)와 실질적으로 같은 두께이어야 한다. 층들 (34와 46)의 두께 균형을 맞추는 이러한 단계는 후속 벤트 홀 유전체 증착 밀봉 단계(vent hole dielectric deposition sealing step) 동안 일어나는 층 (46) 상에 추가되는 모든 유전체 증착(any additional dielectric deposition)을 포함해야 한다. 절연물 재료들을 패터닝하고 에칭함으로써 캐비티 비아(cavity via)가 절연물 재료들 (34, 40 및 46)을 통과하여 밑에 있는 층 (18)까지 형성된다. 실시 예들에서, 실리콘 (18)이 공기 중에 노출됨으로써 실리콘에 형성되는 자생 산화물과 같은 모든 원치 않는 산화물은, 예를 들면, HF산을 사용하여 후속 실리콘 증착 전에 세정될 수 있다. 캐비티 비아 (48)의 측벽 각(angle)이, 후속 실리콘 증착 측벽 커버리지를 향상시키고 실리콘 내의 심 또는 보이드를 감소시키기 위해, 테이퍼되는 것이 바람직하며, 하지만 필수적인 것은 아니다.

도 16에서, 실리콘 층 (50)이 도 15의 스트럭처에 증착된다. 실시 예들에서, 실리콘 층 (50)은 약 4μm의 두께로 증착되며; 그렇다 하더라도 본 발명에 의해 다른 치수들도 고려될 수 있다. 도 16에 도시된 바와 같이, 실리콘 층 (50)은 실리콘 층 (50)의 토포그래피가 하부 형상들(features)에 따라서 변하도록 증착된다. 실리콘 층 (50)은 비아들 (42와 48) 위에 리그레시브 프로파일(regressive profile)을 남길 수 있다. 후속 산화물 증착 동안에, 산화물이 리벳과 같은 방식으로(in a rivet-like fashion) 상기 리그레시브 스트럭처들을 채울 수 있는데, 그리하여 비아들 (42와 48) 위에 리벳 모양의 산화물 페그가 포함된다. 리드 내의 이러한 리벳 모양 산화물 형상은 릴리스 후 MEMS 빔을 핀(pin)할 수 있다. 이러한 MEMS 빔 피닝(pinning)을 피하기 위해서는, 실리콘 층 (50) 증착 공정은 이러한 모양을 피하도록 최적화하는 것이 필요하거나(도 30e); 또는 비아 (42와 48)의 개구(opening)들을 핀치 오프(pinch off) 하거나 부분적으로 핀치 오프 하기 위한 충분히 두꺼운 실리콘 (50) 층이 필요하다(도 30d); 앞에서 실리콘 층 (18)에 관해 논의된 것과 유사한 실리콘 증착, CMP, 및 후속 실리콘 증착이 필요하거나 혹은 상기 설명한 것의 조합이 필요하다. 또한, 도 16에 도시된 바와 같이, 실리콘 층 (50)은 하부 층 (18)과 비아 (48)을 통해서 접촉된다. 실시 예들에서, HF산(acid) 세정으로 인해, 두 실리콘 층 (예를 들면, 층 (18)과 층 (50)) 사이에 산화물은 없다. 선택적인 실시 예들에서, 실리콘 층 (50)은 3 미크론의 초기 두께를 가지고, 1 미크론의 CMP 제거 단계를 거치며, 4 μm 두께를 달성하기 위해 제2 실리콘 증착이 행해진다.

도 17에 도시된 한 선택적 실시 예에서, 실리콘 층 (50)은, 전술한 공정과 유사하게, 리버스 마스크(a reverse mask)를 사용하여, 선택적 리소그리피 및 RIE 공정이 수행될 수 있다. 이 리버스 마스크는 비아들 (42와 48) 위에 포토레지스트를 배치할 수 있는데(place), 그렇게 하면, 실리콘 층 (50)을 RIE 혹은 습식 화학적 에칭 공정과 후속의 레지스트 스트리핑 및 세정을 사용하여 에치 백(etched back) 했을 때, 그 토포그래피는 감소되어 후속 CMP 단계로 인도될 것이다. 상기 리버스 마스크의 모양들(shapes)은 비아들 (42와 48)의 개구들을 완전히 덮을 필요가 있는데, 그렇게 하면, 도 6과 관련하여 전술한 바와 같이, 트렌치들이 그들의 측벽들을 따라 에칭되지 않을 것이다.

도 18a는 도 3과 관련하여 전술한 방법들과 유사한 방법들을 이용하는 실리콘 층 (50)의 패터닝과 에칭을 도시한다. 도 18a에서, 실리콘 층 (50)은 CMP 공정을 거쳐 상기 실리콘 표면을 평탄화 또는 부분적으로 평탄화하고, 그 후에 세정을 거친다. 앞에서 언급한 바와 같이, 임의의 실리콘 연마 공정이 사용될 수 있고, SiO ₂ 에 대한 선택성이 낮거나 없는 공정이 사용되면, 상기 실리콘 표면상의 점 결함들이 생길 가능성이 제거된다. 이 실시 예에서, 실리콘 층 (50)은 실리콘 층 (50)이 이전에 형성된 비아 (48)과 형성된 트렌치들 (46) 내에 남아있도록 패턴될 것이다. 실시 예들에서, 실리콘 층 (50)은 리버스 마스크 패터닝 및 에칭 공정이 있거나 또는 없는 종래의 CMP 공정을 사용하여 평탄화될 수 있다. CMP-만을 위해서, 또는 리버스 마스크 에치백 다음의 CMP를 위해서, HF 세정 후에, 선택적 제2 실리콘 증착이 행해질 수도 있다. 이와 달리, 실리콘 층 (50) 증착은, 위와 아래에서 논의되는 바와 같이, 비아들 (42와 48)을 등각적으로(conformally) 채우거나 또는 비아들 (42와 48)을 핀치 오프 (pinch off) 하도록 최적화될 수 있다. 이것은 후속 리드 층(the subsequent lid layer) (54)가 비아들 (42와 48) 위에 형성된 리벳 같은 형상에까지 연장되지 않도록 하는데, 이 리벳 같은 형상은, 위에서 논의된 바와 같이, 잠재적으로MEMS 빔에 대해 부딪힘(rubbing)을 일으킬 수 있다. 또한, 실시 예들에서, 이 공정은 또한 후속 처리공정 단계들에서 평면의 또는 실질적으로 평면의 캐비티 스트럭처 (예를 들면, 평평한 또는 평면의 표면들)를 만드는 장점이 있다.

도 17의 선택적 단계는 실리콘 층 (50)의 후속 에칭/평탄화를 도울 수 있다. 실리콘 층 (50)의 모든 CMP 또는 기타 평탄화 공정은, 광 파장(optical wavelength)이 후속 리소그래피 정렬(lithographic alignment)에 사용된다면, 웨이퍼상의 모든 형상들을 완전히 평탄화할 수 없다는 것에 유의한다. 완전한 평탄화를 피하기 위해서, 비아들 (42와 48)이 기능적 집적 회로(functional integrated circuit) 밖의 영역들에 스택될 수 있는데, 그렇게 하면, 실리콘이 비아들 (42와 48) 위는 평탄화되었을지라도, 스택된 비아 (42와 48) 스트럭처들 위는 평탄화되지 않는다.

도 19a에 도시된 바와 같이, 산화물 재료 (52)는 산화물이 실리콘 층 (50) 위에 남도록 평탄화될 수 있고 (도 19a), 또는 앞에서 도 8에 도시된 것과 유사하게, 하부 실리콘 층 (50)과 평면이 될 수 있다. 산화물 층 (52)가 다시 실리콘 층 (50)의 표면까지 평탄화 되든 되지 않든 간에, 아래에서 논의되는 바와 같이, MEMS 캐비티 위에 필요한 산화물 리드의 두께를 형성하기 위해 추가 유전체가 증착될 필요가 있을 수 있다. 이와 달리, 산화물 층 (52)는, 도 19b에 도시된 바와 같이, 부분적으로 평탄화되거나; 평탄화되지 않은 상태로 남아 있을 수 있다. 도 9a에 도시된 것과 아주 유사한 선택적 단계로서, 상기 산화물 재료는, 약 5μm의 두께까지 증착될 수 있는데, 이는, 예를 들면, 상기 두꺼운 산화물 재료 상에 증착되는, 2.3μm의 Si 층과 비교될 수 있다. 상기 Si 층(과 산화물 재료 (52)의 부분들)은, 예를 들면, CMP와 같은 종래의 공정들을 사용하여 평탄화된다. 산화물 재료 (52) 증착 공정은, 상기 산화물 내의 보이드들이 CMP로 평탄화된 산화물 표면을 교차(intersect)하지 않도록, 와이어 레벨 (44) 스페이스들을 충분히 채워야 하는데, 이는, 예를 들어, 상기 스페이스들을 채우기 위해 HDPCVD 산화물로 초기 산화물 막을 증착함에 의해서 할 수 있고, DED(deposition/etch/deposition) 산화물, 또는 PECVD TEOS-기반 산화물을 증착함에 의해서 할 수 있으며, 초기 산화물 증착을 위해서 또는 전체 막을 위해서 할 수 있다. 이러한 실시 예들에도 불구하고, 도 18a에 도시된 리버스 패턴 에치 백(reverse pattern etch back) 단계는 선택적이다.

실리콘 층 (50)이, 도 16에 도시된 바와 같이, 완전히 평탄화되지 않으면, 산화물 층 (52) 표면은, 도 19c에 도시된 실리콘 층 (50)의 표면 토포그래피를 따른다(follow). 도 19c에 도시된 인커밍 토포그래피 때문에, 산화물 CMP 단계는, 리버스 다마신 에치 백 단계가 있든지 없든지 상관없이, 비아들 (42와 48)의 존재로 인해 산화물 층 (52)의 표면을 완전히 평탄화할 수 없을 수 있으며, 결과적으로 도 19d에 도시된 프로파일이 된다. 도 19d에 도시된 표면 프로파일은 또한 도 19b에 도시된 글로벌 프로파일(global profile)을 그 위에 추가되게 할 수도 있다.

이와 달리, 선택적 산화물 에치 백 단계가 실리콘 층 (50)의 실리콘 표면 아래로 에칭되는 경우, 비아들 (42와 48) 위의 산화물은 실리콘 층 (50)의 표면 아래로 연장된다. 이 비아들 (42와 48) 위의 토포그래피는 최종 다이스된(diced) 웨이퍼 표면에 트렌치들을 만들 수 있으며, 이것은 칩의 신뢰도 문제들을 일으킬 수도 있는데, 예를 들면, 패키지된 칩들의 습도-압력 스트레싱(humidity-pressure stressing) 동안 트렌치들 내 수분 침투(water collection)로 인해, 그러한 문제들을 일으킬 수 있다. 이 문제를 피하기 위해서, 산화물 층 (52)가, 비아들 (42와 48) 위의 개구(opening)들이 핀치 오프되는(pinch off) 두께로 증착될 수 있고, 또는 최종 표면이 도 19a처럼 평면이 되도록 산화물 층 (52)가 평탄화될 수 있다.

이와 달리, 리버스 패턴 에치백 마스크는 마스크 개구들이 비아들 (42와 48) 둘레의 영역들에서 제거되도록 수정될 수 있다. 도 19e는 캐비티 (50), 비아 (42), 및 비아 (48)의 상면도(top view)를 도시한다. 리버스 패턴 에치백 공정이 비아들 (42와 48)을 막은(blocked) 상태로 수행되는 경우 (도 19f), 산화물이 비아들 (42와 48) 주변에서는 에칭되지 않으므로 (도 19g), 산화물 층 (52)의 표면을 평탄화 또는 실질적으로 평탄화하기가 더 용이하게 된다. 산화물 층 (52)를 평탄화 또는 부분적으로 평탄화하는데 사용되는 선택적 산화물 CMP 공정들은 표면에 스크래치를 낼 수 있다. 표면 스크래치 (RR)의 예가 도 19h에 도시된다. 이 표면 스크래치들은 MEMS 희생 캐비티 층들 (18과 50)이 벤팅되거나 제거된 후에 균열 핵 생성점(crack nucleation point)들로 작용할 수 있다. 이 문제를 제거하기 위해, 선택적 제2 유전체 또는 산화물 증착이 수행되어, 도 19h에 도시된 층 (400)을 증착한다.

도 20에서, 실리콘 벤팅 전의 리드(lid) 두께를 결정하는, 산화물 재료 (54)가 표면에 도시된다. 산화물 재료 (54)는, 예를 들면, 벤팅 전에 약 3μm의 두께를 가질 수 있다. 산화물 층 (52)가 실리콘 층 (50) 위에서 제거 또는 완전히 제거되지 않았다면, 층들 (52와 54)의 총 산화물 두께가 실리콘 벤팅 전의 리드 두께를 결정할 것이다. 실시 예들에서, 벤트 홀 (58)이 패턴되고 산화물 리드 내에 오픈되어(opened), 하부의 실리콘 층 (50)의 일 부분을 노출시킨다. 하나 이상의 벤트 홀 (58)이 산화물 재료 (54) 내에 형성될 수 있다는 것을 이해해야 한다. 벤트 홀 (58)은 이 기술분야에서 통상의 지식을 갖는 자들에게 알려진 종래의 리소그래피 및 에칭 공정들을 사용하여 형성될 수 있다. 이 명세서에서 논의되는 모든 패턴된 형상들은, 이 기술분야에 알려진 바와 같이, 예를 들면, 포토 마스크들을 이용하는 종래의 스텝퍼 또는 근접(steppers or proximity) 리소그래피 툴링을 사용하여 패턴된다. 종래의 리소그래피에, 상기 마스크들 상의 여분의 형상들(extra features)이, 현재 조영중인(being imaged) 형상과 이전의 웨이퍼상 레벨 형상들 사이의 레지스트레이션(registration) 또는 오버레이(overlay)뿐만 아니라 형상 사이즈, 즉, 선의 폭(line width)을 측정하기 위해 포함된다. 이 여분의 형상들은 일반적으로 유효한 칩들(active chips) 사이의 다이싱 채널(dicing channel)에 배치되지만, 이들은 상기 칩들 내에도 배치되거나; 또는 유효한 칩 형상들이 사용될 수도 있다. 상기 유효한 칩 내의 유효한 형상들에, 인쇄된 형상을 일치(match)시키기 위해서, 이전 레벨 형상들(prior level features)이 복제되는 것이 중요하지만, 그러나 필수적인 것은 아니다. 예를 들면, 벤트 홀 (58)을 위해서, 유효한 칩의 스트럭처 외부가 형상 사이즈 또는 오버레이를 측정하기 위해 사용되려면, 상부 실리콘 캐비티 (50) 위에 스택되어야 하고, 선택적으로는 상기 캐비티 내의 다른 와이어들 위에도 스택될 수 있는데, 그렇게 하여 수분(water)의 하이트 오프(height off) (수분에서 떨어진 높이) 와 상기 측정된 형상의 광학적 특성들 (즉 반사)이 상기 유효한 칩 내부와 동일하게 된다. 이것은 특히 벤트 홀 (58)을 위해 중요한데, 왜냐하면 벤트 홀 (58)은, 상대적으로 작은 폭을 가지며, 상부 캐비티를 평탄화하기 위해 사용되는 처리공정에 따라, 상부 캐비티는 주변 웨이퍼 표면 위로 1μm 또는 그 이상 연장될 수 있는데, 이것은 상기 벤트 홀 레지스트 폭이 상기 캐비티 외부에서 측정된다면 상기 캐비티 위로 인쇄된 벤트 홀 (58)의 레지스트 찌꺼기(resist scumming)와 관련된 문제들을 일으킬 수 있다.

벤트 홀 (58)의 폭과 높이는 상기 벤트 홀을 핀치 오프 하기 위해 실리콘 벤팅 후에 증착되어야 하는 재료의 양을 결정한다. 일반적으로, 벤트 홀 (58)을 핀치 오프 하기 위해 증착되어야 하는 재료의 양은 벤트 홀의 폭이 감소함에 따라서, 그리고, 벤트 홀의 높이 대 폭의 비율인, 벤트 홀의 종횡비가 증가함에 따라서, 감소한다. 실시 예들에서, 3μm 두께의 프리 벤팅 리드(pre venting lid)는 1μm의 직경을 갖는다. 실시 예들에서, 상기 스트럭처, 특히 노출된 하부 실리콘 층 (50)은 실리콘 벤팅 전에 HF 용액으로 세정될 수 있다. 벤트 홀들 (58)이 너무 높은 종횡비를 가졌거나 너무 적은 벤트 홀들이 있다면, 희생 캐비티 재료 (18과 50)을 벤트아웃(vent out) 하기가 어렵다. 상기 벤트 홀은 그것을 핀치 오프 하는데 필요한 후속 재료의 양을 최소화 하기 위해 원형 또는 거의 원형일 수 있다. 한 예시적 실시 예에서, 상기 벤트 홀(vent hole)은 팔각형 모양이며, 이것은 위에서 논의된 바와 같이 계산 필요(computational requirement)를 최소화한다.

리드가 MEMS 캐비티 면적에 비하여 너무 얇다면, 벤팅 후 또는 후속 막 증착 동안에, 진공화된 또는 벤팅된 캐비티들 위의 리드는 높은 막 스트레스들 때문에 또는 어닐링 동안에 상기 리드에 대한 MEMS 빔의 벤딩 업(bending up) 때문에 균열(crack)이 가거나 박리될(delaminate) 수 있다. 예를 들면, 1μm 산화물 리드로 씌워진(capped) 500μm x 500μm의 실리콘 캐비티는, 벤팅 후에 또는 후속 밀봉 막 증착(sealing film depositions) 후에, 리드 산화물 또는 밀봉 막들의 잔류 스트레스로 인해서 또는 릴리스된 MEMS 빔이 어닐링 동안 리드에 대해 밀어 올리기(push up) 때문에, 균열(cracking) 또는 박리(delaminating)가 되기 쉽다. 한 예시적 실시 예에서, 벤팅 후 리드의 균열을 피하기 위해 캐비티 면적(cavity area) 10,000 μm ² 당 대략 1 미크론의 산화물 리드가 요구된다.

도 21a에서, 실리콘 층들 (50과 18)은 벤트 홀 (58)을 통해서 벤트되거나 (vented) 또는 스트립된다(stripped). 실시 예들에서, 스트리핑 (예를 들면, 에칭)은 벤트 홀 (58)을 통해서 XeF ₂ 에천트(etchant)를 사용하여 수행될 수 있다. 에칭은 모든 재료 (실리콘)를 스트립(strip)하여, 상부 캐비티 혹은 챔버 (60a)와 하부 캐비티 혹은 챔버 (60b)를 형성할 것이며, 이러한 에칭은, SiO ₂ 를 포함하는, 기타 많은 재료들에 대하여 선택적(selective)으로 수행된다. 이 도면에서, 상부 캐비티 (60a)와 하부 캐비티 (60b)는, 실리콘 층들 (18, 50)의 이전 에칭 단계들로 인해, 평면의 또는 거의 평면의 벽들을 갖는다. 실리콘을 벤팅하기 전에 자생 산화물을 제거하고 노출된 실리콘 표면을 수소 패시베이트 (hydrogen passivate)하기 위해 선택적(optional) HF 세정이 수행될 수 있다.

도 21b와 21c에 도시된 바와 같이, 벤트 홀들 (58)은 여러 위치들에, 즉, 상부 실리콘 층 (50), 하부 층 (18) 또는 상부 및 하부 실리콘 층 (50, 18)의 부분들 (노출 부분들)에 형성될 수 있다. 예를 들면, 도 21b에 도시된 바와 같이, 상기 벤트 홀들은 캐비티 비아들 (48) 외부와 내부 모두에 형성된다. 벤트 홀들 (58)은 벤팅 후에 그들을 핀치 오프 하기 위해 필요한 절연물의 양을 최소화하기 위해 원형이거나 거의 원형이어야 한다. 위에서 논의된 바와 같이, 디자인 데이터를 처리하는데 필요한 계산 워크로드(computational workload)를 최소화하기 위해, 벤트 비아들(vent vias)을 만드는데(draw) 원(circles) 대신에 팔각형 모양들이 사용될 수 있다. 이 실시 예에서, 상부 부분 (59a) 내의 실리콘 층 (50)의 에칭 속도(etch rate)가 하부 부분 (59b) 내의 실리콘 층 (18)보다 더 빠르게 에칭되는데, 따라서, 이는 도 21d에 도시된 바와 같이, 과도한 스트레스(undue stress)가 하부 부분 (59b)에 가해지지 않도록 해준다. (상부 부분 (59a)와 하부 부분 (59b)는 MEMS 스트럭처의 상부 캐비티와 하부 캐비티를 형성할 것이다.)

도 21d와 21e는 도 21b와 21c의 더 상세한 단면도를 도시한다. 도 21d에 도시된 바와 같이, 벤트 홀들 (58)은 상부 및 하부 실리콘 층들 (50, 18) 모두의 부분들에 형성된다. 이 실시 예에서, 도 21d에서 보는 바와 같이, 하부 층 (18)은, 느린 속도로 에칭되므로, 실제로 상부 부분 (59a)를 지지(support)할 것이다. 도 21e에서, 벤트 홀들 (58)은 여러 위치들에 형성될 수 있으나, 주로 층 (18)을 (노출하기) 위해 형성된다. 이 실시 예에서, 하부 부분 (59b) 내의 층 (18)의 에칭 속도는 상부 부분 (59b) 내의 실리콘 층 (50)보다 더 빠르므로, 그 결과MEMS 빔 (60)에 스트레스가 추가될 가능성이 생긴다(예를 들면, MEMS 빔 (60)이 부분적으로 또는 전체적으로 파괴되거나 떨어져 나갈 수 있다).

벤트 홀 레이아웃이, 하부 캐비티 (18)이 상부 캐비티 (50)보다 더 빠르게 벤팅되도록, 예를 들어, 도 21c에 도시된 바와 같이 벤트 홀들을 비아들 (캐비티 비아들) (48)의 밖에 배치함으로써 더 빠르게 벤팅되도록, 되어 있다면, 하부 캐비티는 상부 캐비티보다 먼저 벤팅될 수도 있다. 이것은 도 21c에 도시된 바와 같이, 스트레스와 관련된 균열 문제들을 일으킬 수 있다. 하부 캐비티 층 (18)이 거의 완전히 벤팅되었으나 여전히 상기 캐비티의 전체 높이(the full height)까지 연장되는데 상부 캐비티 실리콘 층 (50)은 완전히 벤팅되지 않고 상부 캐비티의 전체 높이까지 연장되지 않는 경우, 리드와 빔의 상향 벤딩으로 인한 스트레스가 도 21c에 도시된 바와 같이 상기 하부 캐비티로부터 산화물 (60)을 떼어낼 수 있다(rip out). 이러한 이유들로 인하여, 상부 캐비티가 하부 캐비티보다 먼저 벤팅되도록 벤트 홀들을 상부 캐비티 위로 배치하는 것이 바람직하다.

모서리가 깎인(chamfered) 하부 캐비티 (A)와 상부 캐비티 (B)의 코너 (405)가 도 21f에 도시된다(또한 예를 들면, 도 21b 참조). 상기 캐비티 코너의 모서리를 깎으면 실리콘 벤팅 후에 스트레스를 줄일 수 있으며, 그 결과 온도 순환 또는 다른 스트레스들로 인한 유전체 막 균열의 가능성을 낮춘다. 45도 모서리 깎기(chamfer) (405)가 도시되었지만, 다른 모서리 깎기 각도도 고려될 수 있으며, 둥근 코너 (또한 참조 숫자 405로 표시된다)도 포함된다. 앞에서 언급된 바와 같이, 둥근 코너들과는 대조적으로 모서리 깎기는 레이아웃이 최소 라인 및 스페이스 규칙을 위반하지 않는 것을 확인하는 것과 관련하여 계산의 복잡성(computational complexity)을 감소시킨다. 상기 캐비티 내의 비아들 (42와 48)도 또한 아래에서 논의되는 바와 같이 모서리 깎기를 할 수 있다. 도 21c에서, 벤트 홀들 (58)은 여러 위치들에 형성될 수 있으며, 하부 층 (18)을 노출한다. 이 실시 예에서, 하부 부분 (59b) 내의 층 (18)의 에칭 속도는 상부 부분 (59a) 내의 실리콘 층 (50)보다 더 빠르다. 와이어 레벨들의 모든 코너도 또한 도 22에 도시된 바와 같이 전체 스트레스를 감소시키기 위해 모서리 깎기를 할 수 있다.

도 22에 도시된 바와 같이, 벤트 홀 (58)은 유전체 또는 금속과 같은 재료 (62)로 밀봉될(sealed) 수 있다. 상기 밀봉 재료 (62)가 캐비티 내 빔 상에 막(a film)을 증착시키면, MEMS 빔의 스트레스를 불균형하게 할 가능성이 있고, 또한 도 31에서 (250)에 의해서 도시한 바와 같이, 비아들 주변의 영역들에서 빔에 리드를 결합시킬 수 있다. 이 문제를 피하기 위해, 벤트 밀봉 재료가 캐비티 내에 증착되는 실시 예들에서, 상기 벤트 홀들은 비아들과 아주 충분히 떨어져 배치 하는데, 예를 들면, 1 미크론보다 더 멀리 배치하고, 또는 어떤 예시적 실시 예에서는, 5 미크론 보다 더 멀리 배치하며, 그래서 릴리스된 MEMS 빔이 벤트 밀봉 증착에 의해 리드에 결합되지 않도록 한다. 이와 달리, 상기 벤트 홀들은 상기 MEMS 빔으로부터 떨어져 캐비티 영역들 내에 배치될 수 있으며, 이렇게하여 벤트 홀 밀봉 재료가 릴리스된 MEMS 빔에 증착되지 않도록 한다. 선택적 층(optional layer) (64)가 그 다음 증착되어 기밀 밀봉(hermetic seal)을 제공한다. 층 (64)는, 예를 들면, 산화물 층 (62) 위로 기밀 밀봉을 제공하기 위한 500 nm PECVD 실리콘 질화물 막(silicon nitride film)이거나 또는 알려진 기타 막들일 수 있다.

도 23a에서, 최종 비아 (66)이 도 22의 스트럭처에 오픈되었다. 실시 예들에서, 비아 (66)은 하부 전극 (44)를 노출시킨다. 실시 예들에서, 비아 (66)은 종래의 리소그래피 및 에칭 공정들을 사용하여 형성된다. 추가 실시 예들에서, 상기 비아를 형성하기 전에, 예를 들어, 선택적 폴리이미드 층(polyimide layer) (68)이 상기 질화물 캐핑 층(nitride capping layer) (64)에 증착될 수 있다. 이 최종 비아를 형성하는 것과 관련된 문제는 그것의 높이이며, 이 높이는 상부 실리콘 캐비티의 평탄화로 인해 6 - 12μm의 범위에 있을 수 있다. 긴 유전체 RIE 단계들은, 챔버의 과열(over heating) 또는 기타 이슈들로 인해, 또는 단순히 이 단계들이 낮은 pph(parts per hour) 공정 시간들을 가지며 비용이 많이 들기 때문에, RIE 툴들(tools)에 문제들을 일으킨다.

도 23b와 23c는 비아를 형성하기 위한 또 다른 공정들을 도시한다. 예를 들면, 부분 비아 (partial via) (66a)가 벤트 홀 (58)과 동시에(at the same time) 형성될 수 있다. 벤트 홀 (58)의 형성 (그리고 실리콘 층 (50, 18)의 후속 세정) 이후에 벤트 홀 (58)은 유전체 재료 (62)와 질화물 캡 (64)로 밀봉될 수 있다. 이 옵션에서, 두 가지 별개의 패터닝과 에칭 단계들을 이용하여 최종 비아 (66)이 형성되는데, 이 옵션은 MEMS 디바이스를 제작하는데 필요한 총 에칭 시간의 양을 감소시키고 또한 상기 최종 비아의 각(angle)을 테이퍼시키며, 그 결과 무연 범핑 갭필(Pb-free bumping gap fill)을 향상시킨다. 실시 예들에서, 이 기술분야에서 선택적 폴리이미드 또는 기타 중합체 코팅제로 알려진 재료 (68)이 질화물 캡 (64)상에 증착될 수 있다. 유전체 재료 (62), 질화물 캡 (64) 및 폴리이미드 재료 (68) 또한 부분 비아 (66a)에 형성될 것이다. 그 다음 상기 비아의 나머지 부분 (66b)가 유전체 재료 (62), 질화물 캡 (64) 및 선택적 폴리이미드 재료 (68)을 통과하여 하부 전극 (44)까지 에칭함으로써 형성될 수 있다. 이 도면에서 보는 바와 같이, 부분 비아 (66a)는 비아 (66b)보다 더 큰 단면을 갖는다. 예를 들면, 비아 (66a)는 가로 길이 (예를 들면, 직경)가 약 60 미크론이고; 한편, 비아 (66b)는 더 작은 치수를 가지며, 예를 들면, 가로 길이가 54 미크론이다. 또한, (비아 66a와 66b로부터 형성된) 비아의 총 높이는 약 9 미크론일 수 있다. 실시 예들에서, 상기 선택적 폴리이미드는 상기 산화물 개구보다 작은 개구를 가지며 (예를 들면, 48 미크론), 이는 와이어 코너에서 산화물/질화물 경계면(interface)의 코너들을 덮기 위함이다.

도 24a-24f는 본 발명에 따라서 제작된 스트럭처들의 여러 가지 상면도를 도시한다. 도 24a-24c는 본 발명에 따른 제1 스트럭처의 다른 단면도들을 도시하고, 도 24d-24f는 본 발명에 따른 제 2 스트럭처의 다른 단면도들을 도시한다. 더 구체적으로는, 도 24a는 상부 캐비티 (200a)와 하부 캐비티 (200b)를 갖는 캔틸레버 빔(cantilever beam) 스트럭처의 상면도를 도시한다. 캐비티 비아 (210)은 상부 캐비티 (200a)와 하부 캐비티 (200b) 사이로 연장된다. 실시 예들에서, 캐비티 비아 (210)은 “U” 또는 “| |” 모양의 비아이며, 그렇다 하더라도 본 발명에 의해 다른 모양들도 또한 고려될 수 있다. 캐비티 비아 (210)의 폭은, 예를 들면, 약 0.1에서 100 미크론 사이일 수 있고, 상기 비아의 길이는 약 1에서 1000 미크론 사이이다. 한 예시적 실시 예에서, 캐비티 비아 (210)은 폭이 4 미크론이고 길이가 100 미크론이다. 논의된 바와 같이, 좁은 캐비티 비아 (예를 들면, 폭이 2μm)는 상기 상부 실리콘 캐비티 증착 동안에 그것이 충분히 두껍다면 (예를 들면, 5μm) 핀치오프(pinch off)될 것이며, 이는 리드 산화물이 상기 비아까지 연장되는 것을 감소시킨다.

상부 및 하부 캐비티들 (200a와 200b)는, 본 명세서의 앞에서 기술된 바와 같이, 같은 사이즈이거나 다른 사이즈일 수 있다. (200b)로 도시된 평면의 하부 캐비티를 형성하는데 사용되는 CMP 처리공정은 상기 캐비티 엣지에서 표면의 만곡(surface curvature)을 일으킬 수 있다. MEMS 빔의 하단을 만곡시키는(curve) 이 표면 만곡을 피하려면, 캐비티 비아 (48)을 두어서 그 내부 엣지가 상기 만곡을 지나서 상기 하부 캐비티의 평평한 부분 위에 있도록 해야한다.

도 24b는 또한 상부 캐비티 (200a)와 하부 캐비티 (200b) 사이로 연장되는 캐비티 비아 (210)을 도시한다. 또한, 도 24b는 제1 및 제2 액추에이터들 (215)를 평행하게 도시한다. 커패시터 헤드 (220)이 제1 및 제2 액추에이터들 (215)과 관련하여 제공되며, 이는 본 발명의 실시 예들에 따른 하부 고정 커패시터 플레이트(lower fixed capacitor plate)일 수 있다. 이 와이어들, 즉, (215)와 (220)은 도 22에 도시된 바와 같이, 층 (14)로 형성된다. 이 기술분야에서 통상의 지식을 갖는 자들은 제1 및 제2 액추에이터들 (전극들) (215)가 위에서 기술된 전기적 와이어들일 수 있다는 것을 인식해야 한다. 제1 및 제2 액추에이터들 (전극들) (215)가 작동하면, 즉, 충분한 dc 전압이 가해지면, MEMS 빔의 벤딩을 일으킬 것이다.

도 24c는 상부 캐비티 (200a)와 하부 캐비티 (200b) 사이로 연장되는 캐비티 비아 (210)을 도시한다. 또한, 도 24c는 제1 및 제2 액추에이터들 (215a)를 평행하게 도시한다. 커패시터 암 및 헤드 (220a, 220)이 제1 및 제2 액추에이터들 (215a)와 관련하여 제공되고, 이는 본 발명의 실시 예들에 따른 하부 고정 커패시터 플레이트(lower fixed capacitor plate)일 수 있다. 커패시터 암 및 헤드 (220a, 220)은 상기 캐비티의 엣지부터 커패시터 헤드까지, 제1 및 제2 액추에이터들 (215a) 사이로 연장된다. MEMS 커패시터는 도 24b의 엘리먼트 (220)이 도 24c의 엘리먼트 (220a)와 교차하는 곳에 형성된다. 도 24c의 액추에이터들 (215a)와 커패시터 암 및 헤드 (220a, 220)은 도 22의 와이어들 (38과 44)로 구성되며, 도시된 바와 같이, 아래에서 논의되는 비아들 (228)에 의해 연결된다.

또한, 도 24c는 전기적 비아들 (228)을 도시하며, 이 비아들은 상기 캔틸레버 빔의 하부 및 상부 와이어에 연결된다. 전기적 비아들 (228)은 또한 액추에이터들 (215a) 사이로 연장되는 커패시터 암 (220a)에 연결될 수 있다. 이 비아들은 도 22에 (42)로 도시된다.

산화물 페그들 (225)가 상기 빔 아래에 제공되며, 커패시터 암 (220a)와 액추에이터들 (215a)까지 연장될 수 있다. 이 산화물 페그들 (225)는 또한 도 24b의 액추에이터들 (215) 위에 있을 수도 있다. 도 24c는 또한 상기 빔 아래의 산화물 페그들 (225)를 도시한다. 이 산화물 페그들은 도 22에서 엘리먼트 (33)이다. 동작시에, 전극들 (215a)가 작동하여 MEMS 빔의 벤딩을 일으킨다. 정상적인 MEMS 동작시에, 작동 전압(actuation voltage)이 액추에이터들 (215)와 (215a) 사이로 가해진다. 예를 들면, 액추에이터 (215)는 접지되고 50V가 액추에이터 (215a)에 가해질 수 있고; -25V가 액추에이터 (215)에 가해지고 25V가 액추에이터 (215a)에 가해질 수 있고; 50V가 액추에이터 (215)에 가해지고 액추에이터 (215a)는 접지될 수 있으며, 예는 더 있을 수 있다. 이 MEMS 레이아웃들은 하부 커패시터 입력, 상부 커패시터 출력, 하부 액추에이터, 및 상부 액추에이터, 이렇게 네 개의 별개의 입력들을 갖는다. 이 네 개의 전극들은 이 기술 분야에서 알려진 바와 같이, 결합될 수도 있다. 예를 들면, 상부 액추에이터 (215a)와 커패시터 (220a)는 단일의 결합된 와이어(single connected wire)로 구성될 수 있고, 하부 액추에이터 (215)와 하부 커패시터 (220) 전극은 단일 와이어(single wire)로 구성될 수 있으며, 또는 둘 다 가능하다. 이들의 간단한 2 또는 3 입력 디바이스들을 위해서, ac 신호(signal)와 dc 작동(actuation)은, 예를 들어, 접지된 인덕터들을 사용한다든지, 혹은 상기 전극들 상의 dc 전압들 사용한다든지 하여 디커플될(decoupled) 필요가 있다.

도 24d-24f는 본 발명에 따른 제2 스트럭처의 다른 단면도들을 도시한다. 더 구체적으로는, 도 24d는 상부 캐비티 (300a)와 하부 캐비티 (300b)를 갖는 캔틸레버 빔 스트럭처의 상면도를 도시한다. 캐비티 비아 (310)은 상부 캐비티 (300a)와 하부 캐비티 (300b) 사이로 연장된다. 실시 예들에서, 캐비티 비아 (310)은 평행 스트립들을 포함하며, 그렇다 하더라도 다른 모양들도 본 발명에 의해 고려될 수 있다. 캐비티 비아 (310)의 폭은, 예를 들면, 약 0.1에서 100 미크론 사이일 수 있고, 상기 비아의 길이는 약 1에서 1000 미크론 사이일 수 있다. 한 예시적 실시 예에서, 비아 (310)은 폭이 4 미크론이고 길이가 100 미크론이다.

도 24e 또한 상부 캐비티 (300a)와 하부 캐비티 (300b) 사이로 연장되는 캐비티 비아 (310)을 도시한다. 또한, 도 24e는 제1, 제2 및 제3 액추에이터들 (315)를 도시한다. 실시 예들에서, 제1 및 제2 액추에이터들은 평행하고 제3 액추에이터는 하부 액추에이터이다. 커패시터 헤드 (320)이 제1 및 제2 액추에이터들과 제3 (하부) 액추에이터 사이에 있다. 커패시터 헤드 (320)은 본 발명의 실시 예들에 따른 하부 고정 커패시터 플레이트일 수 있다. 이들 와이어들, 즉, (315)와 (320)은 도 22에 도시된 바와 같이 층 (14)로 형성된다. 이 기술 분야에서 통상의 지식을 갖는 자들은 제1, 제2 및 제3 액추에이터들 (전극들) (315)는 위에서 기술된 전기적 와이어들일 수 있음을 인식해야 한다. 제1, 제2 및 제3 액추에이터들 (315)는, 작동되면, MEMS 빔의 벤딩을 일으킬 것이다.

도 24f는 상부 캐비티 (300a)와 하부 캐비티 (300b) 사이로 연장되는 캐비티 비아 (310)을 도시한다. 또한, 도 24f는 제1, 제2 및 제3 액추에이터들 (전극들) (315a)를 도시한다. 커패시터 헤드 및 암 (320a)가 제1, 제2 및 제3 액추에이터들 (전극들) (315a)와 관련하여 제공된다. 커패시터 헤드 및 암 (320a)는 제1 및 제2 액추에이터들 (315a) 사이로 연장된다. 도 24f의 액추에이터들 (315a)와 커패시터 암 및 헤드 (320a)는 도 22의 와이어들 (38)과 (44)로 구성된다.

또한, 도 24f는 전기적 비아들 (328)을 도시하고, 이 비아들은 상기 캔틸레버 빔의 하부 및 상부 와이어에 연결된다. 전기적 비아들 (328)은 또한 커패시터 암 (320a)에 연결될 수 있다. 산화물 페그들 (325)가 상기 빔 아래에 제공되고, 이는 커패시터 암 (320)과 하부 액추에이터 (315c)까지 연장될 수 있다. 동작시에, 제1, 제2 및 제3 액추에이터들 (전극들) (315)는, 작동하면, MEMS 빔의 벤딩을 일으킬 것이다. 더 구체적으로는, 상기 하부 액추에이터가 상기 액추에이터들 (전극들)에 전압을 가할 것이다.

두 경우에, MEMS 빔은 MEMS 디바이스가 커패시터라면 스택 아래와 위에 얇은 절연물 층이 더해진 금속/절연물/금속을 포함한다. 한 예시적 실시 예는 상기 디바이스가 커패시터라면 상기 빔 위와 아래에 80nm 절연물 층을 갖는 0.5 미크론의 하부 및 상부 금속 두께와 2 미크론의 절연물 두께를 사용할 것이다. 또한, 액추에이터들 (215) (도 24a-24c) 또는 액추에이터들 (315) (도 24d-24f)는 접지에 연결될 것이며, 그렇게 해서, 작동 전압이 상기 액추에이터들에 가해질 때, 상기 MEMS 빔이 작동하고, 이 기술 분야에서 알려진 바와 같이, 아래로 벤딩될 것이다. 이와 달리, 작동 전압은 도 24c와 24f의 작동 전극들에 가해질 수 있고 도 24b와 24c의 액추에이터들은 접지될 것이다. 또 다른 실시 예에서, 상기 액추에이터들과 커패시터는 서로 함께 연결되어, 인덕터와 같은 dc 접지를 사용하여 접지될 필요가 있을 것이다.

도 30a-30e는 비등각 실리콘 증착 단계가 수행된 후에 전기적 비아 (42)와 캐비티 비아 (48)로 인한 개구들을 핀치 오프하지 않은 상부 캐비티 실리콘 (50) 표면 토포그래피를 도시한다. 바이어스되지 않은 PVD 실리콘 증착이 '브레드 로프(bread loaf)' 프로파일을 형성하는데, 이는 도 30a에 도시되었고, 이 기술 분야에서 알려져 있다. 도 30a-30e는 또한 산화물 페그들 (16a)를 도시한다. 실리콘 층 (50)이 리그레시브로(regressively), 즉, 언더컷(undercut)으로, 상기 비아들의 측벽들을 덮고, SiO ₂ 와 같은MEMS 캐비티 리드 재료가 증착될 때, 상기 리드 재료는 비아들 (42와 48) 위의 리그레시브 개구(regressive opening)를 채울 것이며, 앞에서 논의된 바와 같다. 리드를 이렇게 리그레시브하게 형성하면 - 이러한 형성은 도 16의 리드 형성, 실리콘 벤팅, 및 캐비티 밀봉 단계들 이후에 보여진다 -, 벤팅 후 상기 빔위 위쪽으로 벤딩되어 상기 리드 내의 리벳 모양의 형상 (250)이 빔에 부딪힐 때(rubs against the beam) 상기 리드를 상기 빔에 리벳 방식으로(in a rivot-like fashion) 핀(pin)할 수 있고, 그리고/또는 상기 리벳 같은 스트럭처를 빔에 결합(bond) 시킬 수 있다(255)(예를 들면, 도 31 참조).

도 31-33과 35에서, 실리콘 벤팅 전에 리드의 두께를 결정하는, 산화물 재료 (54)가 상기 표면 상에 도시된다. 실시 예들에서, 벤트 홀들 (58)이 상기 산화물 리드에서 오픈되며(opened), 하부 실리콘 층 (50)의 일 부분을 노출시킨다. 하나 이상의 벤트 홀 (58)이 산화물 재료 (54) 내에 형성될 수 있다는 것을 이해해야 한다. 벤트 홀들 (58)은 이 기술분야에서 통상의 지식을 갖는 자들에게 알려진 종래의 리소그래피 및 에칭 공정들을 사용하여 형성될 수 있다. 벤트 홀들 (58)의 폭과 높이는 실리콘 벤팅 후에 그 벤트 홀을 핀치 오프 하기 위해 증착되어야 하는 재료의 양을 결정하며, 아래에서 더 상세하게 논의되는 바와 같다. 벤트 홀들 (58)은, 위에서 논의된 바와 같이, 유전체 또는 금속과 같은 재료 (62)로 밀봉될 수 있다.

도 34는 반도체 디자인, 제조, 및/또는 테스트에 사용되는 디자인 공정의 흐름도이다. 도 34는, 예를 들면, 반도체 IC 논리 디자인, 시뮬레이션, 테스트, 레이아웃, 및 제조에 사용되는 예시적 디자인 흐름 (900)의 블록도를 도시한다. 디자인 흐름 (900)은 위에서 기술되고 도 1-33과 35에 도시된 디자인 스트럭처들 및/또는 디바이스들과 등가의 표현들(representations)을 논리적으로 또는 다르게 말하면 기능적으로 생성하기 위해 디자인 스트럭처들 또는 디바이스들을 처리하기 위한 공정들(processes), 기계들(machines) 및/또는 메커니즘들(mechanisms)을 포함한다. 디자인 흐름 (900)에 의해 프로세싱된 그리고/또는 생성된 디자인 스트럭처들은 데이터 및/또는 명령들을 포함하도록 기계-판독가능 전송 또는 저장 매체에 인코딩될 수 있으며, 상기 데이터 및/또는 명령들은 데이터 처리 시스템에서 실행되거나 혹은 달리 처리되었을 때 하드웨어 컴포넌트들, 회로들, 디바이스들, 또는 시스템들의 논리적, 구조적, 기계적, 또는 기타 기능적으로 등가의 표현(presentation)을 생성한다. 기계들은 회로, 컴포넌트, 디바이스, 또는 시스템을 디자인(designing), 제조(manufacturing) 또는 시뮬레이션(simulating)하는 것과 같은 IC 디자인 공정에 사용되는 모든 기계를 포함하며, 그러나 이에 한정되지 않는다. 예를 들면, 기계들에는 리소그래피 기계, 마스크를 생성하기 위한 기계들 및/또는 장비(equipment) (예를 들면, e-빔 라이터(e-beam writers)), 디자인 스트럭처들을 시뮬레이션 하기 위한 컴퓨터들 또는 장비, 제조(manufacturing) 또는 테스트 공정에 사용되는 모든 장치(apparatus), 또는 디자인 스트럭처들과 기능적으로 등가의 표현들을 임의 매체에 프로그래밍하기 위한 기계들 (예를 들면, 프로그램가능 게이트 어레이를 프로그래밍하기 위한 기계)이 포함된다.

디자인 흐름 (900)은 디자인되는 표현의 유형에 따라 달라질 수 있다. 예를 들면, 응용 주문형 집적 회로 (ASIC: application specific IC)를 구축하기 위한 디자인 흐름 (900)은 표준 컴포넌트를 디자인하기 위한 디자인 흐름 (900)과 다를 수 있으며, 또는 상기 디자인을 프로그램가능 어레이 (예를 들면, Altera® Inc. 또는 Xilinx® Inc.에 의해 공급되는 프로그램가능 게이트 어레이 (PGA) 또는 필드 프로그램가능 게이트 어레이 (FPGA))로 구현하기(instantiating) 위한 디자인 흐름 (900)과도 다를 수 있다.

도 34는 디자인 공정 (910)에 의해 처리되는 것이 바람직한 입력 디자인 스트럭처 (920)을 포함하는 다수의 위와 같은 디자인 스트럭처들을 예시한다. 디자인 스트럭처 (920)은 어떤 하드웨어 디바이스의 논리적 등가의 기능적 표현을 생성하기 위해 디자인 공정 (910)에 의해 생성되고 처리되는 논리적 시뮬레이션 디자인 스트럭처일 수 있다. 디자인 스트럭처 (920)은 또한 디자인 공정 (910)에 의해 처리될 때, 어떤 하드웨어 디바이스의 물리적 구조의 기능적 표현을 생성하는 데이터 및/또는 프로그램 명령들을 포함할 수 있다. 기능적 디자인 형상들을 표현하든 및/또는 구조적 디자인 형상들을 표현하든 간에, 디자인 스트럭처 (920)은 핵심 개발자/설계자에 의해 구현되는 전자 컴퓨터-지원 디자인 (ECAD)를 사용하여 생성될 수 있다. 기계-판독가능 데이터 전송, 게이트 어레이 또는 저장 매체에 인코딩될 때, 디자인 스트럭처 (920)은 디자인 공정 (910) 내에서 하나 또는 그 이상의 하드웨어 및/또는 소프트웨어 모듈에 의해 액세스되고 처리되어 도 1-33과 35에 도시된 것들과 같은 전자 컴포넌트, 회로, 전자 또는 논리 모듈, 장치(apparatus), 디바이스 또는 시스템을 시뮬레이션 하거나 또는 달리 기능적으로 표현할 수 있다. 그러므로, 디자인 스트럭처 (920)은 인간 및/또는 기계-판독가능 소스 코드, 컴파일된 스트럭처들, 및 컴퓨터-실행가능 코드 스트럭처들을 포함한 파일들 또는 기타 데이터 스트럭처들을 포함할 수 있으며, 이들은 디자인 또는 시뮬레이션 데이터 처리 시스템에 의해 처리될 때, 하드웨어 논리 디자인의 회로들 또는 기타 레벨들을 기능적으로 시뮬레이션 하거나 또는 달리 표현한다. 이러한 데이터 스트럭처들에는 베릴로그(Verilog)와 VHDL 같은 저-레벨의 HDL 디자인 언어들 및/또는 C 또는 C++과 같은 고 레벨 디자인 언어들에 부합 및/또는 호환 가능한 하드웨어-기술 언어 (HDL: hardware-description language) 디자인 엔티티들(entities) 또는 기타 데이터 스트럭처들이 포함될 수 있다.

디자인 공정 (910)은 도 1-33과 35에 도시된 컴포넌트들, 회로들, 디바이스들, 또는 논리 스트럭처들의 디자인/시뮬레이션 기능적 등가물을 합성(synthesizing), 번역(translating), 또는 달리 처리(processing)하기 위한 하드웨어 및/또는 소프트웨어 모듈들을 채용 및 도입하여 넷리스트(netlist) (980)을 생성하는 것이 바람직하며, 이 넷리스트는 디자인 스트럭처 (920)과 같은 디자인 스트럭처들을 담고 있을 수 있다. 넷리스트 (980)은, 예를 들면, 와이어들, 이산 컴포넌트들, 논리 게이트들, 제어 회로들, I/O 디바이스들, 모델들 등의 리스트를 표현하는 컴파일되거나 또는 달리 처리된 데이터 스트럭처들을 포함할 수 있으며, 이 리스트는 집적 회로 디자인에서 다른 엘리먼트들과 회로들에 대한 연결들을 기술한다. 넷리스트 (980)은 반복 공정(iterative process)을 사용하여 합성될 수 있으며, 이 반복 공정에서 넷리스트 (980)은 그 디바이스에 대한 디자인 명세들(design specifications)과 파라미터들에 따라서 1회 또는 그 이상 재합성된다. 본 명세서에 기술되는 다른 디자인 스트럭처 유형들과 마찬가지로, 넷리스트 (980)도 기계-판독가능 데이터 저장 매체에 기록되거나 프로그램가능 게이트 어레이에 프로그램될 수 있다. 상기 매체는 자기(magnetic) 또는 광학 디스크 드라이브, 프로그램가능 게이트 어레이, 콤팩트 플래시, 또는 기타 플래시 메모리와 같은 비휘발성 저장 매체일 수 있다. 또한, 또는 이와 달리, 상기 매체는 시스템 혹은 캐시 메모리, 버퍼 스페이스, 또는 전기적이나 광학적으로 도전성(conductive) 디바이스들 및 재료들일 수 있으며, 이것들에 데이터 패킷들이 인터넷 또는 기타 네트워킹에 적합한 수단을 통해 전송 및 즉시 저장될 수 있다.

디자인 공정 (910)은 넷리스트 (980)을 포함하여 다양한 입력 데이터 스트럭처 유형들을 처리하기 위한 하드웨어 및 소프트웨어 모듈들을 포함한다. 이러한 데이터 스트럭처 유형들은, 예를 들면, 라이브러리 엘리먼트들 (930) 내에 상주할 수 있으며, 주어진 제조 기술 (예를 들면, 다른 기술 노드들, 32nm, 45 nm, 90 nm 등)을 위한 모델들, 레이아웃들, 및 기호 표현들(symbolic representations) 등의 일 세트의 공통적으로 사용되는 엘리먼트들, 회로들, 및 디바이스들을 포함할 수 있다. 상기 데이터 스트럭처 유형들은 디자인 명세들 (940), 특성화 데이터 (characterization data, 950), 검증 데이터 (960), 디자인 규칙들 (970), 및 테스트 데이터 파일들 (985)를 더 포함할 수 있으며, 상기 테스트 데이터 파일들은 입력 테스트 패턴들, 출력 테스트 결과들, 및 기타 테스팅 정보를 포함할 수 있다. 디자인 공정 (910)은, 예를 들면, 캐스팅(casting), 몰딩(molding), 및 다이 프레스 성형(die press forming) 등과 같은 동작들(operations)을 위한 스트레스 분석(stress analysis), 열 분석(thermal analysis), 기계적 이벤트 시뮬레이션(mechanical event simulation), 공정 시뮬레이션과 같은 표준 기계적 디자인 공정들(standard mechanical design processes)을 더 포함할 수 있다. 기계적 디자인의 기술 분야에서 통상의 지식을 갖는 자는 본 발명의 범위와 정신을 벗어나지 않고도 디자인 공정 (910)에서 사용되는 가능한(possible) 기계적 디자인 툴들과 응용방법들의 정도를 인식할 수 있다. 디자인 공정 (910)은 또한 타이밍 분석(timing analysis), 검증(verification), 디자인 규칙 체킹(design rule checking), 배치 및 라우트 동작들(place and route operations) 등과 같은 표준 회로 디자인 공정들을 수행하기 위한 모듈들을 포함할 수 있다.

디자인 공정 (910)은 HDL 컴파일러들 및 시뮬레이션 모델 구축 툴들과 같은 논리 및 물리적 디자인 툴들을 채용 및 도입하여 디자인 스트럭처 (920)을 추가 기계적 디자인 또는 데이터 (해당할 경우)와 함께, 도시된 지지 데이터(supporting data) 스트럭처들의 일부 또는 전부와 함께 처리하고, 그리하여 제2 디자인 스트럭처 (990)을 생성한다.

디자인 스트럭처 (990)은 기계적 디바이스들 및 스트럭처들의 데이터의 교환(exchange)에 사용되는 데이터 포맷으로 저장 매체 또는 프로그램가능 게이트 어레이 상에 상주한다(예를 들면, IGES, DXF, Parasolid XT, JT, DRG 포맷으로, 또는 그러한 기계적 디자인 스트럭처들을 저장 또는 렌더링(rendering)하기 위한 기타 적합한 포맷으로 저장된 정보). 디자인 스트럭처 (920)과 유사하게, 디자인 스트럭처 (990)은 하나 또는 그 이상의 파일들, 데이터 스트럭처들, 또는 기타 컴퓨터-인코딩되는 데이터나 명령들을 포함하는 것이 바람직하며, 이들은 전송 또는 데이터 저장 매체상에 상주하며 ECAD 시스템에 의해 처리될 때 도 1-33과 35에 도시된 본 발명의 하나 또는 그 이상의 실시 예들의 논리적으로 또는 달리 기능적으로 등가의 형태(form)를 생성한다. 한 실시 예에서, 디자인 스트럭처 (990)은 도 1-33과 35에 도시된 디바이스들을 기능적으로 시뮬레이션하는 컴파일된 실행가능한 HDL 시뮬레이션 모델을 포함한다.

디자인 스트럭처 (990)은 또한 집적 회로들의 레이아웃 데이터의 교환을 위해 사용되는 데이터 포맷 그리고/또는 기호 데이터 포맷(symbolic data format) 을 채용할 수 있다(예를 들면, GDSⅡ (GDS2), GL1, OASIS, 맵 파일들, 또는 그러한 디자인 데이터 스트럭처들을 저장하기 위한 기타 적합한 포맷으로 저장된 정보). 디자인 스트럭처 (990)은 위에서 기술되고 도 1-33과 35에 도시된 바와 같이 디바이스 또는 스트럭처를 생성하기 위해 제조자(manufacturer) 또는 기타 설계자/개발자에 의해 필요한, 예를 들면, 기호 데이터, 맵 파일들, 테스트 데이터 파일들, 디자인 콘텐트 파일들(design content files), 제조 데이터(manufacturing data), 레이아웃 파라미터들, 와이어들, 금속의 레벨들, 비아들, 부분들(shapes), 제조 라인을 통해서 라우팅(routing)하기 위한 데이터, 및 기타 데이터와 같은 정보를 포함할 수 있다. 그 다음, 디자인 스트럭처 (990)은 단계 (995)로 넘어가며, 여기에서, 예를 들면, 디자인 스트럭처 (990)은: 테이프-아웃(tape-out)되어, 제조로 넘겨지고, 마스크 하우스(mask house)로 넘겨지고, 또 다른 디자인 사무소(design house)로 보내지고, 다시 고객에게 보내지며, 이런 식으로 처리된다.

위에 기술된 방법은 집적 회로 칩들의 제조에 사용된다. 그 결과 나오는 집적 회로 칩들은 제조자에 의해 원시 웨이퍼(raw wafer) 형태로 (즉, 다수의 패키징되지 않은 칩들을 갖는 싱글 웨이퍼로), 베어 다이(bare die)로, 또는 패키징된 형태로 분배될 수 있다. 마지막의 경우에, 칩은 (마더보드 또는 기타 고 레벨 캐리어에 부착된 리드들(lead)을 갖는, 플라스틱 캐리어와 같은) 싱글 칩 패키지 또는 (표면 접속 또는 매몰 접속 둘 중 하나 또는 모두가 된 세라믹 캐리어와 같은) 멀티칩 패키지에 장착된다. 그 다음, 어는 경우든 칩은 (a) 마더보드와 같은 중간 제품(intermediate product), 또는 (b) 최종 제품 둘 중 하나의 부품으로서 다른 칩들, 이산 회로 엘리먼트들, 및/또는 다른 신호 처리 디바이스들과 집적된다. 최종 제품은 집적 회로 칩들을 포함하는 임의의 제품일 수 있으며, 장난감과 다른 저가 애플리케이션들부터 디스플레이, 키보드나 기타 입력 디바이스, 및 중앙 처리장치를 갖는 고급 컴퓨터 제품들까지 범위는 다양하다.

여기에 사용되는 용어는 특정한 실시 예들을 기술하기 위한 목적으로만 사용될 뿐이며 본 발명을 한정할 의도가 있는 것은 아니다. 여기에 사용될 때, 단수 형태 표현과 “상기”라는 표현은, 맥락상 분명히 다르게 지시하지 않는 한, 복수 형태들도 포함할 의도로 사용된다. “포함한다” 및/또는 “포함하는”이라는 용어는 이 명세서에서 사용될 때, 지정된 특징들(features), 완전체들(integers), 단계들(steps), 동작들(operations), 엘리먼트들(elements), 및/또는 컴포넌트들(components)의 존재를 명시하는 것이며, 그러나 하나 또는 그 이상의 다른 특징들, 완전체들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 이들의 그룹들의 존재를 배제하는 것은 아니라는 것을 더 이해할 수 있을 것이다.

청구항들에서 모든 수단 또는 방법 플러스 기능 엘리먼트들의 대응하는 스트럭처들, 재료들, 동작들, 및 등가물들은, 해당할 경우, 구체적으로 청구된 바와 같이 다른 청구된 엘리먼트들과 결합하여 기능을 수행하기 위한 임의의 스트럭처, 재료, 또는 동작을 포함할 의도로 기술되었다. 본 발명의 설명은 예시와 설명의 목적으로 제공된 것이며, 포괄적이거나 본 발명을 공개된 형태로 한정할 의도는 없다. 많은 수정들과 변경들이 이 기술분야에서 통상의 지식을 갖는 자들에게는 본 발명의 범위와 정신을 벗어나지 않고 분명하게 인식될 것이다. 실시 예는 본 발명의 주요 골자들과 실질적인 응용을 가장 잘 설명하고, 이 기술분야에서 통상의 지식을 갖는 자들이 본 발명이 여러 실시 예들이 고안된 특정한 용도에 적합하도록 여러 수정안들을 갖는다는 것을 이해할 수 있도록 하기 위해 선택되고 기술되었다. 따라서, 본 발명은 실시 예들의 측면들에서 기술되었지만, 이 기술분야에서 통상의 지식을 갖는 자들은 본 발명이 수정안들로 실시될 수 있고 첨부된 청구항들의 정신과 범위 안에서 실시될 수 있다는 것을 인식할 것이다.