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用于实现高 电压 电路的系统、方法和设备

阅读：933发布：2020-05-13

专利汇可以提供用于实现高电压电路的系统、方法和设备专利检索，专利查询，专利分析的服务。并且描述了用于高电压和低电压器件以及电路在以绝缘体上硅 (SOI)技术制备的同一集成电路上共存的系统、方法和设备。具体地，描述了用于减轻背栅效应的技术，包括使用电阻耦合和/或电容耦合来控制在用于SOI制备的衬底的靠近高电压和低电压器件以及电路的区域处的表面电势。在一种情况下，使用N型注入来提供相对于衬底电势的高电势差。，下面是用于实现高电压电路的系统、方法和设备专利的具体信息内容。

权利要求

1.一种绝缘体上硅(SOI)结构，包括：
高电阻率硅(HR-Si)衬底，其被配置成耦合至参考电势；
掩埋氧化物(BOX)层，其置于所述HR-Si衬底上面；
薄硅层，其置于所述BOX层上面；
第一电路，其形成在所述薄硅层的第一硅区域中，所述第一电路被配置成耦合至第一电势；
第二电路，其形成在所述薄硅层的第二硅区域中，所述第二电路被配置成耦合至与所述第一电势不同的第二电势；以及
至少一个通过BOX接触(TBC)，其将所述第一硅区域和所述第二硅区域中的一个硅区域的局部硅区域电阻耦合至所述HR-Si衬底，
其中：
所述第一电势与所述参考电势之间的电势差等于或大于10V，并且所述第二电势与所述参考电势之间的电势差等于或小于3V，
所述局部硅区域包括对背栅效应敏感的一个或更多个晶体管，并且
所述TBC被配置成将所述HR-Si衬底的靠近所述局部硅区域的表面区域处的电势偏置成基本上等于所述第一电势和所述第二电势中的耦合至所述局部硅区域的一个电势的电平。
2.根据权利要求1所述的绝缘体上硅(SOI)结构，其中，所述HR-Si衬底包括富陷阱层。
3.根据权利要求1所述的绝缘体上硅(SOI)结构，其中，所述TBC的电阻值被选择成在所述TBC与所述HR-Si衬底的多个基本电阻路径组合时提供所需的静电势电平。
4.根据权利要求3所述的绝缘体上硅(SOI)结构，其中，所述多个基本电阻路径包括提供从第一表面区域至第二表面区域的传导的电阻路径以及提供从所述第一表面区域/所述第二表面区域至所述HR-Si衬底的底表面的传导的电阻路径，所述HR-Si衬底的底表面连接至所述参考电势。
5.根据权利要求1所述的绝缘体上硅(SOI)结构，其中，所述至少一个TBC包括多个TBC，所述多个TBC被组合地配置成提供所选择的电阻值。
6.根据权利要求1所述的绝缘体上硅(SOI)结构，还包括附加的至少一个TBC，所述附加的至少一个TBC将所述第一硅区域和所述第二硅区域中的另一个硅区域的局部硅区域电阻耦合至所述HR-Si衬底。
7.一种绝缘体上硅(SOI)结构，包括：
硅衬底，其被配置成耦合至参考电势；
掩埋氧化物(BOX)层，其置于所述硅衬底上面；
薄硅层，其置于所述BOX层上面；
第一电路，其形成在所述薄硅层的第一硅区域中，所述第一电路被配置成耦合至第一电势；
第二电路，其形成在所述薄硅层的第二硅区域中，所述第二电路被配置成耦合至与所述第一电势不同的第二电势；
至少一个N型注入，其形成在所述硅衬底的、在所述硅衬底的所述第一硅区域和所述第二硅区域中的一个硅区域的局部硅区域下方的区域中，并且所述至少一个N型注入包括所述硅衬底的靠近所述局部硅区域的表面区域；以及
至少一个通过BOX接触(TBC)，其将所述局部硅区域电阻耦合至所述至少一个N型注入，其中：
所述第一电势与所述参考电势之间的电势差等于或大于10V，并且所述第二电势与所述参考电势之间的电势差等于或小于3V，
所述局部硅区域包括对背栅效应敏感的一个或更多个晶体管，并且
所述TBC被配置成将所述N型注入偏置成基本上等于所述第一电势和所述第二电势中的耦合至所述局部硅区域的一个电势的电势，从而减少所述一个或更多个晶体管上的背栅效应。
8.根据权利要求7所述的绝缘体上硅(SOI)结构，其中，所述硅衬底是高电阻率(HR-Si)衬底。
9.根据权利要求7所述的绝缘体上硅(SOI)结构，其中，所述至少一个TBC包括多个TBC，所述多个TBC将所述局部硅区域电阻耦合至所述至少一个N型注入。
10.根据权利要求7所述的绝缘体上硅(SOI)结构，其中，所述至少一个TBC包括多个TBC，所述多个TBC将所述第一硅区域和所述第二硅区域中的所述一个硅区域的不同局部硅区域电阻耦合至所述至少一个N型注入。
11.根据权利要求7所述的绝缘体上硅(SOI)结构，其中，所述至少一个TBC包括多个TBC，其中，所述至少一个N型注入包括多个N型注入，并且其中，所述多个TBC将所述第一硅区域和所述第二硅区域中的所述一个硅区域的局部硅区域电阻耦合至所述多个N型注入。
12.根据权利要求7所述的绝缘体上硅(SOI)结构，还包括附加的至少一个N型注入和附加的至少一个TBC，所述附加的至少一个TBC将所述第一硅区域和所述第二硅区域中的另一个硅区域的局部硅区域电阻耦合至所述附加的至少一个N型注入。
13.一种绝缘体上硅(SOI)结构，包括：
硅衬底，其被配置成耦合至参考电势；
掩埋氧化物(BOX)层，其置于所述衬底上面；
薄硅层，其置于所述BOX层上面；
第一电路，其形成在所述薄硅层的第一硅区域中，所述第一电路被配置成耦合至第一电势；
第二电路，其形成在所述薄硅层的第二硅区域中，所述第二电路被配置成耦合至与所述第一电势不同的第二电势；以及
控制结构，其形成在所述衬底、所述BOX层和所述薄硅层中的一个或更多个中，所述控制结构被配置成影响所述薄硅层与所述衬底之间的电耦合，
其中：
所述第一电势的高电平与所述参考电势之间的电势差等于或大于10V，并且所述第二电势的高电平与所述参考电势之间的电势差等于或小于3V，
所述控制结构被配置成控制以下中的一个或两个：
a)在所述衬底的靠近所述第一硅区域的第一表面区域处的电势，以及
b)在所述衬底的靠近所述第二硅区域的第二表面区域处的电势。
14.根据权利要求13所述的绝缘体上硅(SOI)结构，其中：
所述衬底是高电阻率硅(HR-Si)衬底，
所述第一电势是切换电势，并且
所述控制结构形成在所述薄硅层中，并且影响所述第一区域和所述第二区域中的一个或两个区域与所述衬底之间的通过所述BOX层的电容耦合，并且
通过所述电容耦合与所述HR-Si衬底的多个基本电阻路径的组合，所述控制结构在所述第一切换电势从低电平至高电平的转变时间期间以及所述第一切换电势从高电平至低电平的转变时间期间控制所述第一表面区域/所述第二表面区域处的电势。
15.根据权利要求14所述的绝缘体上硅(SOI)结构，其中，所述控制结构还在所述第一切换电势的转变时间之后控制所述第一表面区域/所述第二表面区域处的电势。
16.根据权利要求14所述的绝缘体上硅(SOI)结构，其中，所述控制结构包括所述薄硅层的、添加至所述第一硅区域和所述第二硅区域中的一个或两个硅区域的区域。
17.根据权利要求14所述的绝缘体上硅(SOI)结构，其中，所述控制结构包括与所述第一硅区域和所述第二硅区域中的一个或两个硅区域相邻形成的金属板。
18.根据权利要求13所述的绝缘体上硅(SOI)结构，其中：
所述衬底是高电阻率硅(HR-Si)衬底，
所述控制结构形成在所述薄硅层、所述BOX层中，并且影响所述第一硅区域和所述第二硅区域中的一个硅区域的局部硅区域与所述衬底之间的通过所述BOX层的电阻耦合，并且通过所述电阻耦合与所述HR-Si衬底的多个基本电阻路径的组合，所述控制结构在所述第一电势的稳定状态期间控制所述第一表面区域/所述第二表面区域处的电势。
19.根据权利要求18所述的绝缘体上硅(SOI)结构，其中，所述控制结构包括一个或更多个通过BOX接触(TBC)。
20.根据权利要求13所述的绝缘体上硅(SOI)结构，其中：
所述控制结构形成在所述薄硅层、所述BOX层和所述衬底中，并且影响所述第一硅区域和所述第二硅区域中的一个硅区域的局部硅区域与N型注入之间的通过所述BOX层的电阻耦合，所述N型注入形成在所述衬底的、包括所述第一表面区域和所述第二表面区域中的一个表面区域的区域中，并且
所述控制结构控制所述N型注入的电势。
21.根据权利要求20所述的绝缘体上硅(SOI)结构，其中，所述控制结构包括一个或更多个通过BOX接触(TBC)。
22.一种用于减少绝缘体上硅(SOI)结构中的背栅效应的方法，所述方法包括：
在所述SOI结构的薄硅层中形成第一硅区域，所述第一硅区域被配置成耦合至具有等于或高于10V的高电平的第一电压；
在所述薄硅层中形成与所述第一硅区域隔离的第二硅区域，所述第二硅区域被配置成耦合至具有等于或低于3V的高电平的第二电压；
形成控制结构，所述控制结构被配置成影响所述SOI结构的硅衬底与所述薄硅层之间的耦合；
将所述第一电压耦合至所述第一硅区域并且将所述第二电压耦合至所述第二硅区域；
将所述衬底耦合至参考电势；
基于所述形成和所述耦合，控制以下中的一个或两个：
i)在所述衬底的靠近所述第一硅区域的第一表面区域处的电势，以及
ii)在所述衬底的靠近所述第二硅区域的第二表面区域处的电势，以及
基于所述控制，减少所述第一硅区域和所述第二硅区域中的一个或两个硅区域中的背栅效应。
23.根据权利要求22所述的方法，其中：
所述衬底是高电阻率硅(HR-Si)衬底，
所述控制结构影响所述薄硅层与所述衬底之间的电容耦合，并且
通过所述电容耦合与所述HR-Si衬底的多个基本电阻路径的组合，所述控制结构在所述第一电压从低电平到高电平的转变时间期间以及所述第一电压从高电平至低电平的转变时间期间控制所述第一表面区域/所述第二表面区域处的电势。
24.根据权利要求23所述的方法，其中，所述控制结构还在所述第一电压的转变时间之后控制所述第一表面区域/所述第二表面区域处的电势。
25.根据权利要求22所述的方法，其中：
所述衬底是高电阻率硅(HR-Si)衬底，
所述控制结构影响在所述第一硅区域和所述第二硅区域中的一个硅区域的局部硅区域与所述衬底之间的通过所述BOX层的电阻耦合，并且
通过所述电阻耦合与所述HR-Si衬底的多个基本电阻路径的组合，所述控制结构在所述第一电压的稳定状态期间控制所述第一表面区域/所述第二表面区域处的电势。
26.根据权利要求22所述的方法，其中：
所述控制结构影响在所述第一硅区域和所述第二硅区域中的一个硅区域的局部硅区域与N型注入之间的通过所述BOX层的电阻耦合，所述N型注入形成在所述衬底的、包括所述第一表面区域和所述第二表面区域中的一个表面区域的区域中，并且
所述控制结构控制所述N型注入的电势。

说明书全文

用于实现高电压 电路的系统、方法和设备

[0001] 相关申请的交叉引用

[0002] 本申请要求对于2016年12月20日提交的为“Systems,Methods and Apparatus for Enabling High Voltage Circuits”的美国申请第15/385,618号的优先权，其全部内容通过引用并入本文，并且可以与于2015年3月18日提交的、于2016年1月11日作为美国专利第9,484,897号公布的题为“Level Shifter”(代理人案卷号第P1610-US号)的美国申请第14/661,848号相关，其全部内容通过引用并入本文。本申请还可以与于2015年12月9日提交的题为“S-Contact for SOI”(代理人案卷号第P1686-US号)的美国申请第14/964,412号相关，其全部内容通过引用并入本文。

技术领域

[0003] 本文描述的各种实施方式总体涉及集成电路(IC)，并且具体地涉及处理高于标准数字控制电压的电压的SOI IC。

背景技术

[0004] 存在许多类型的控制半导体衬底中的电压和电流的集成电路IC。Si(硅)是最常见的衬底，并且Si衬底的子集绝缘体上硅SOI也被广泛使用。在SOI中，掩埋绝缘体层(掩埋氧化物层(BOX))产生将上Si层与掩埋Si衬底介电隔离的机会，该掩埋Si衬底通常是接地的。这样的隔离可以有利地用在许多应用，尤其是射频(RF)和高电压(HV)电路中。对于HV电路，掩埋氧化物层(BOX)和接地衬底可以引起衬底用作栅极的背栅效应，这可以改变上Si层中的HV电路的电子元件的电势，从而导致不期望的泄漏电流。本发明减轻了该效应。

发明内容

[0005] 根据本公开内容的第一方面，提出了一种绝缘体上硅(SOI)结构，包括：高电阻率硅(HR-Si)衬底，其被配置成耦合至参考电势；掩埋氧化物(BOX)层，其置于HR-Si衬底上面；薄硅层，其置于BOX层上面；第一电路，其形成在薄硅层的第一硅区域中，该第一电路被配置成耦合至第一切换电势；以及第二电路，其形成在薄硅层的第二硅区域中，该第二电路被配置成耦合至与第一切换电势不同的第二电势；其中：第一硅区域形成通过BOX层的第一电容耦合，第二硅区域形成通过BOX层的第二电容耦合，并且第一电容耦合的值与第二电容耦合的值之间的比率被调整以控制：a)在第一切换电势从低电势电平至高电势电平的转变时间期间在HR-Si衬底的靠近第一硅区域的第一表面区域处的电势，以及b)在转变时间期间在HR-Si衬底的靠近第二硅区域的第二表面区域处的电势。

[0006] 根据本公开内容的第二方面，提出了一种绝缘体上硅(SOI)结构，包括：高电阻率硅(HR-Si)衬底，其被配置成耦合至参考电势；掩埋氧化物(BOX)层，其置于HR-Si衬底上面；薄硅层，其置于BOX层上面；第一电路，其形成在薄硅层的第一硅区域中，该第一电路被配置成耦合至第一电势；第二电路，其形成在薄硅层的第二硅区域中，该第二电路被配置成耦合至与第一电势不同的第二电势；以及至少一个通过BOX接触(TBC)，其将第一硅区域和第二硅区域中的一个硅区域的局部硅区域电阻耦合至HR-Si衬底，其中：第一电势与参考电势之间的电势差等于或大于10V，并且第二电势与参考电势之间的电势差等于或小于3V，局部硅区域包括对背栅效应敏感的一个或更多个晶体管，并且TBC被配置成将HR-Si衬底的靠近局部硅区域的表面区域处的电势偏置成基本上等于第一电势和第二电势中的耦合至局部硅区域的一个电势的电平。

[0007] 根据本公开内容的第三方面，提出了一种绝缘体上硅(SOI)结构，包括：硅衬底，其被配置成耦合至参考电势；掩埋氧化物(BOX)层，其置于硅衬底上面；薄硅层，其置于BOX层上面；第一电路，其形成在薄硅层的第一硅区域中，该第一电路被配置成耦合至第一电势；第二电路，其形成在薄硅层的第二硅区域中，该第二电路被配置成耦合至与第一电势不同的第二电势；至少一个N型注入，其形成在硅衬底的、在硅衬底的第一硅区域和第二硅区域中的一个硅区域的局部硅区域下方的区域中，并且所述至少一个N型注入包括硅衬底的靠近局部硅区域的表面区域；以及至少一个通过BOX接触(TBC)，其将局部硅区域电阻耦合到至少一个N型注入，其中：第一电势与参考电势之间的电势差等于或大于10V，并且第二电势与参考电势之间的电势差等于或小于3V，局部硅区域包括对背栅效应敏感的一个或更多个晶体管，并且TBC被配置成将N型注入偏置成基本上等于第一电势和第二电势中的耦合至局部硅区域的电势的电势，从而减少一个或更多个晶体管上的背栅效应。

[0008] 根据本公开内容的第四方面，提出了一种绝缘体上硅(SOI)结构，包括：硅衬底，其被配置成耦合至参考电势；掩埋氧化物(BOX)层，其置于HR-Si衬底上面；薄硅层，其置于BOX层上面；第一电路，其形成在薄硅层的第一硅区域中，该第一电路被配置成耦合至第一电势；第二电路，其形成在薄硅层的第二硅区域中，该第二电路被配置成耦合至与第一电势不同的第二电势；以及控制结构，其形成在衬底、BOX层和薄硅层中的一个或更多个中，控制结构被配置成影响薄硅层与HR-Si衬底之间的电耦合，其中：第一电势的高电平与参考电势之间的电势差等于或大于10V，并且第二电势的高电平与参考电势之间的电势差等于或小于3V，控制结构被配置成控制以下中的一个或两个：在HR-Si衬底的靠近第一硅区域的第一表面区域处的电势，以及在HR-Si衬底的靠近第二硅区域的第二表面区域处的电势。

[0009] 根据本公开内容的第五方面，提出了一种用于减少绝缘体上硅(SOI)结构中的背栅效应的方法，该方法包括：在SOI结构的薄硅层中形成第一硅区域，该第一硅区域被配置成耦合至具有等于或高于10V的高电平的第一电压；在薄硅层中形成与第一硅区域隔离的第二硅区域，该第二硅区域被配置成耦合至具有等于或低于3V的高电平的第二电压；形成控制结构，该控制结构被配置成影响SOI结构的硅衬底与薄硅层之间的耦合；将第一电压耦合至第一硅区域并且将第二电压耦合至第二硅区域；将衬底耦合至参考电势；基于该形成和该耦合，控制以下中的一个或两个：在衬底的靠近第一硅区域的第一表面区域处的电势，以及在衬底的靠近第二硅区域的第二表面区域处的电势，并且基于该控制，减少第一硅区域和第二硅区域中的一个或两个硅区域中的背栅效应。

[0010] 根据本公开内容的第六方面，提出了一种用于制备绝缘体上硅(SOI)结构以实现高电压(HV)电路和低电压(LV)电路共存的方法，该方法包括：在SOI结构的薄硅层中形成对应于HV电路的第一硅区域，该第一硅区域被配置成耦合至具有等于或高于10V的高电平的第一电压；在薄硅层中形成与第一硅区域隔离的对应于LV电路的第二硅区域，该第二硅区域被配置成耦合至具有等于或低于3V的高电平的第二电压；基于该形成，测量第一硅区域和第二硅区域的第一表面区域和第二表面区域；基于该测量，形成与第一硅区域和/或第二硅区域相邻的附加的硅板和/或金属板结构，从而扩大第一表面区域和/或第二表面区域；并且基于该附加的形成，获得在第一硅区域至SOI结构的衬底的靠近的第一表面的第一电容耦合的值与第二硅区域至衬底的靠近的第二表面的第二电容耦合的值之间的期望比率。
附图说明

[0011] 并入并构成本说明书的一部分的附图示出了本公开内容的一个或更多个实施方式，并且与示例实施方式的描述一起用于描述本发明。

[0012] 图1示出了在硅衬底顶上的分层SOI结构中制备的、包括P型MOSFET晶体管和N型MOSFET晶体管的SOI MOSFET晶体管的截面图，其中晶体管包括在掩埋氧化物层顶上的薄硅层中形成的硅区域。

[0013] 图2A示出了在图1的P型MOSFET晶体管中产生背栅效应的机制，包括在薄硅层的形成晶体管的硅区域与硅衬底之间的通过掩埋氧化物层的电容耦合。

[0014] 图2B示出了在高电阻率硅衬底顶上的分层SOI结构中制备的SOI PMOSFET晶体管的截面图。

[0015] 图2C示出了在包括可选的富陷阱层的高电阻率硅衬底顶上的分层SOI结构中制备的SOI PMOSFET晶体管的截面图。

[0016] 图3示出了在高电阻率硅衬底顶上的分层SOI结构中制备的浮置P型MOSFET晶体管(例如，参考至高电压供给)和接地N型MOSFET晶体管(例如，参考至接地电势)的截面图，其中每个这样的晶体管包括可以施加相应的控制电压(VS、VG、VD)的源极端子、栅极端子和漏极端子。还示出了薄硅层的形成晶体管的硅区域与高电阻率衬底之间的电容电阻交叉耦合，其中通过掩埋氧化物层形成电容耦合，并且通过高电阻率硅衬底形成电阻耦合。

[0017] 图4A示出了在高电阻率衬底顶上的分层SOI结构中形成的高电压电路和低电压电路的简化截面图，其中例如如图3中所示，高电压电路包括浮置晶体管(例如，参考至高电压供给)，并且低电压电路包括接地晶体管。

[0018] 图4B示出了本公开内容的被称为通过BOX电容耦合(CCB)的实施方式，其中调整由图4A的高电压电路的硅区域形成的通过掩埋氧化物(BOX)层的电容耦合以控制高电阻率硅衬底的靠近高电压电路的表面区域处的电压以及高电阻率硅衬底的靠近低电压电路的表面处的电压，从而减轻影响高电压电路和低电压电路两者的背栅效应。

[0019] 图4C示出了在包括可选的富陷阱层的高电阻率衬底顶上的分层SOI结构中形成的高电压电路和低电压电路的简化截面图，其中例如如图3中所示，高电压电路包括浮置晶体管(例如，参考至高电压供给)，并且低电压电路包括接地晶体管。

[0020] 图5A示出了本公开内容的被称为通过BOX接触(TBC)的实施方式，其中通过掩埋氧化物(BOX)层的电阻耦合由通过BOX接触形成，该通过BOX接触将电路的经受高电压的区域电阻耦合至高电阻率硅的靠近电路的该区域的表面区域。根据本公开内容的TBC接触将高电阻率硅衬底的所述表面区域处的电势保持至基本上等于电路的所述区域的电势的电平，从而减轻影响高电压电路和低电压电路两者的背栅效应。

[0021] 图5B示出了在图5A的TBC接触与高电阻率衬底之间的界面区域周围形成的空间电荷。

[0022] 图5C示出了本公开内容的TBC接触的示例性实施方式，其中若干个这样的接触被用来保护电路的不同区域免受背栅引起的效应的影响。

[0023] 图6A示出了本公开内容的实施方式，其中TBC被用来将电路的经受高电压的区域电阻耦合至在衬底的靠近电路的所述区域的区域中形成的N型注入，衬底不一定是高电阻率衬底。N型注入产生PN结并且允许N型注入与(P型)衬底之间的可以是高的电势差，因此使衬底的靠近电路的所述区域的区域与衬底的电势隔离。N型注入保持为基本上等于电路的所述区域的电势的电平的均匀电势，从而减轻影响高电压电路和低电压电路两者的背栅效应。图6A示出了两个这样的注入，每个注入形成在经受不同的高电压的不同的电路下。

[0024] 图6B示出了本公开内容的类似于图6A中描绘的实施方式的实施方式，其中使用不止一个TBC将电路的经受高电压的区域电阻耦合至N型注入。

[0025] 图6C示出了本公开内容的类似于图6A和图6B中描绘的实施方式的实施方式，其中在衬底的靠近同一电路的区域中形成不止一个N型注入，其中TBC接触被用来将电路的不同区域电阻耦合至不止一个N型注入。

[0026] 在各个附图中的相同的附图标记和名称指示相同的元件。

具体实施方式

[0027] 在诸如手机、个人计算机和消费类电子产品的应用中使用的大多数集成电路IC在相对低的电压——一般低于5V并且通常低于3V——下操作。在本公开内容中被定义为超过5V的任何DC电压的高电压由于在这些电压下存储能量的效率而变得更加普遍，尤其在蓄电池中更加普遍。例如，发现诸如混合动力汽车或太阳能系统中的蓄电池存储装置在10V至
100V范围内并不罕见。

[0028] 可以直接地控制这样的高电压，或者可以将这样的高电压降低至较低的电压以通过标准IC进行控制。例如，在混合动力汽车或太阳能供电的房屋中，来自蓄电池或太阳能面板的高电压必须从10V至100V降低到1V至3V以供消费类电子产品IC使用。

[0029] 由于DC-DC转换器的小尺寸、高效率和灵活性，通常由DC-DC转换器执行从高电压至低电压的转换。期望以IC形式为DC-DC转换器提供关键电路，但是为此，这样的关键电路应该能够处理高电压。这样的转换电路的示例可以在上面引用的题为“Level Shifter”的美国申请第14/661,848号中找到，该申请的全部内容通过引用并入本文。

[0030] 图1示出了在SOI上制备的包括P型MOSFET(110)和N型MOSFET(120)的典型SOI MOSFET晶体管的截面图。P型MOSFET(110)包括限定栅极沟道(115)的栅极多晶硅区域(112)、使区域(112)与栅极沟道(115)绝缘的绝缘栅极硅氧化物层(113)、源极区域(114)和漏极区域(116)。N型MOSFET(120)包括类似的区域(122、125、123、124、126)，不同之处在于N型掺杂区域和P型掺杂区域是相反的。

[0031] 如图1的截面图中所示，SOI MOSFET包括分层结构，该分层结构形成在衬底(101)的顶上并且包括掩埋绝缘体层(102)以及其中形成有源区域(114、115、116)和(124、125、126)的薄硅层(105)。在图1中所示的示例性情况中，衬底(101)是电阻率基本上低于1000Ω.cm例如10Ω.cm或更低的相对高导电率的硅(Si)衬底。在图1中所示的示例性情况中，也被称为掩埋氧化物层(BOX)的掩埋绝缘体层(102)被设计成提供在薄硅层(105)中形成的有源区域(114、115、116、124、125、126)与衬底(101)之间的电绝缘。

[0032] 如本领域技术人员所知，栅极电压VG被施加至晶体管(110、120)的栅极电极(连接至栅极多晶硅区域(112、122))，从而在栅极氧化物层(113、123)中感应出电场，从而通过反转或积累(accumulate)Si(栅极)沟道(115、125)的表面来接通或关断晶体管。N型SOI MOSFET(120)在正电压下操作(例如，正VG使晶体管接通)，并且P型SOI MOSFET(110)在负电压下操作(例如，负电压VG使晶体管接通)。

[0033] SOI MOSFET(110、120)通常在小于3V并且通常低至小于1V的施加在源极S(114、124)与漏极D(116、126)之间的源极漏极电压VDS＝VD-VS下操作。根据本公开内容，在这样的低VDS电压下操作的晶体管因为最低VDS电压约为0V或接地(GND)而被定义为“接地晶体管”。

[0034] 然而，只要接地晶体管的VDS保持低于其设计的操作极限，这样的接地晶体管就可以浮置高达更高的电压。例如，图1中所示的N型MOSFET(120)可以在其源极S(124)保持在70V并且其漏极D(126)保持在73V的情况下操作。为了接通和关断这样的晶体管，可以使用在70V与73V之间的栅极电压VG。同样，图1中所示的P型MOSFET(110)也可以在70V操作，但在这种情况下，最低电压以70V被施加至漏极D(116)并且源极S(114)在73V。因此，73V的栅极电压VG可以关断P型MOSFET(110)，而70V的栅极电压VG可以接通P型MOSFET(110)。根据本公开内容，由这样的高电压(包括相对于参考电压的正或负的高DC电压偏移)控制同时保持晶体管的端子(源极、漏极、栅极)之间的正常操作电压的晶体管被定义为“浮置晶体管”。在许多情况下，可能期望接地晶体管和浮置晶体管两者在同一SOI衬底上的同一IC中正常地操作。由此得出，根据本公开内容的各种实施方式，提出了用于操作在同一SOI衬底上的同一IC中的接地晶体管和浮置晶体管的方法和器件。

[0035] 在NMOS(N型MOSFET)和PMOS(P型MOSFET)两种情况下，晶体管就像其没有高电压偏移一样工作，即其可以用在数字或模拟电路中。然而，高电压偏移具有若干必须考虑并处理的副作用。最大的这样的副作用以及本发明的主要关注点之一是高电压在图1的掩埋氧化物层BOX(102)中感应出电场，并且因此(例如，电容)耦合至衬底(101)。因此，并且如本领域技术人员所知，衬底(101)可以像通常被称为“背栅”的寄生栅极电极一样有效地操作，这可能影响MOSFET的整体性能。如本领域技术人员所知，这样的背栅的效应可以包括例如对MOSFET的泄漏电流、MOSFET的阈值电压的偏移以及/或者接通或关断薄膜MOSFET晶体管(例如，图1的晶体管(110、120)，薄膜是指相对薄的Si层(105))的所谓“背沟道”的影响，该背沟道是薄膜晶体管栅极沟道(例如，图1和图2A的(115、125))靠近掩埋氧化物层(例如，图1的102)的区域(例如，稍后描述的图2A的280)。

[0036] 图2A示出了背栅效应。在该示例中，衬底保持在等于接地(GND)的电压VSUB(例如，通过在封装中接地，并且具有相对导电的衬底(101)材料)，同时晶体管处于15V的DC偏移电压。对于PMOS晶体管(110)，在正常操作期间，其源极S(114)处于电压VS＝18V，其漏极D(116)处于电压VD＝15V，并且其栅极(112)在18V与15V之间的电压VG下操作。因此，接地衬底(101)处于相对于PMOS晶体管(110)的源极S(114)为负18V的电压V SUB，因此，该电压可以引起背沟道的导电率的变化，并且因此引起在S(114)与D(116)之间看到的电流的变化，该电流的变化可能是由G(112)无法控制的。本领域技术人员将理解，响应于电压VSUB的背沟道的接通还可以是BOX层(102)厚度和PMOS晶体管(110)的背沟道掺杂浓度的函数。

[0037] 进一步参照图2A，根据施加至晶体管(115)的高电压的电平、BOX层(102)的厚度以及背沟道中的掺杂，由衬底(101)电压VSUB控制的背沟道PMOSFET可以表现出背栅感应泄漏电流或完全接通。换句话说，可以存在从源极(114)至漏极(116)通过背沟道(280)的电流ISDB，该电流ISDB不受晶体管(110)的顶部栅极(112)处的电压VG的控制。

[0038] 基于上面的示例，本领域技术人员容易理解，在高正偏移电压下操作的每个PMOSFET(形成在与PMOSFET(115)相同的分层结构上)可以表现类似的泄漏电流。此外，由于源极区域S(114)和漏极区域D(116)对于由其栅极电压(例如，VG)控制的顶部晶体管和由其背栅电压(例如，VSUB)控制的背侧晶体管是相同的，所以背沟道泄漏电流ISDB流入包括顶侧晶体管的顶侧电路，引起许多问题。这样的顶侧电路通常基于具有通常小于纳安的泄漏电流的OFF IDS电流的OFF PMOSFET来设计。然而，背栅效应可以感应出既不受顶侧电路的控制也可能是不可预测的背沟道IDS电流(例如，ISDB)。背沟道晶体管中的这样的背沟道IDS电流可以比预期的亚纳安的正常泄漏电流的电流大几个数量级。背沟道IDS电流是可以扰乱操作或者禁用设计的顶侧电路的有效寄生电流。

[0039] 本领域技术人员将理解，当衬底(101)相对于NMOSFET晶体管的源极(例如，图1的(124))为正时，NMOSFET晶体管(例如，图1的(110))可能经受类似的背沟道泄漏。例如，如果NMSOFET(电路)被浮置至-15V，从而使衬底相对于浮置NMOSFET的源极为正15V，则这可能发生。应当注意，如下所述，例如，如果来自顶侧(浮置)NMOSFET晶体管(电路)的正浮置(高)电压被耦合至衬底(101)并且然后在与浮置NMOSFET晶体管相同的分层结构中形成的接地(低电压)NMOSFET下扩展，则也可能发生背沟道泄漏。

[0040] 与图1和图2A相关的上面的讨论描述了在分层SOI结构中形成的晶体管中的背栅效应，该分层SOI结构包括具有相对高的导电率并且因此具有相对低的电阻率的衬底(101)。如本文所用，低电阻率硅(Si)衬底被定义为具有基本上低于1000Ω.cm例如10Ω.cm或更低的电阻率的硅衬底。如本领域技术人员所知，MOSFET(例如，使用MOSFET的电路)可以同样地形成在使用如图2B中所示的相对高电阻率的硅衬底的分层SOI结构中。如本文所用，高电阻率硅(HR-Si)衬底被定义为具有基本上高于10Ω.cm例如大约1000Ω.cm或更大的电阻率的硅衬底。在分层SOI结构中使用这样的HR-Si衬底可以进一步影响浮置电压至形成在分层SOI结构中的浮置晶体管和接地晶体管的耦合，这可以进一步使背沟道效应复杂化。本领域技术人员将知道如何根据特定应用要求(例如，高电压电平)来选择衬底(101)的电阻率。电阻率越高，击穿电压越高(例如，根据平方根关系)，并且因此可以施加至上面形成的电路的电压越高。

[0041] 进一步参照图2A，电容器(215)表示PMOSFET晶体管(110)与衬底(101)之间的电容耦合。在硅层(105)中产生的PMOSFET(110)的结构(例如，114、115、116)的与绝缘层(102)相邻的表面形成电容器(215)的顶板，其中相应的互易的底板形成在Si衬底(101)的表面处。顶板、底板和相应的中间区域绝缘层(102)形成电容器(215)。本领域技术人员将理解，PMOSFET(110)的较大结构可以产生较大的电容器(215)，因为这样的较大的结构可以具有较大的表面(面积)并且因此可以产生较大的顶板。底板的表面(面积)遵循顶板的表面。由于电容器(例如，等效电容)可以是在顶部器件中使用的硅的表面的函数，因此可以得出，在例如图1中描绘的相同的分层SOI结构上形成的类似于PMOS晶体管(110)的多个相邻的PMOSFET晶体管可以形成更大的顶板并且因此形成更大的电容器(215)。还可以得出，在顶部电路中使用的硅——无论是晶体管器件的一部分还是诸如在电路中使用的电容器的部件的一部分——都可以有助于电容器(215)的尺寸。类似的电容器可以与图1的NMOSFET(120)相关联，其以与PMOSFET(110)相关联的电容器(215)类似的方式形成，该电容器的电容也可以是形成在硅层(105)中的顶部电路的总表面的函数。

[0042] 进一步参照图2B，示出了SOI PMOSFET晶体管(210)的截面图。如图2B的截面图中所示，SOI PMOSFET(210)包括分层结构，该分层结构形成在HR-Si衬底(201)的顶上，并且包括掩埋绝缘体(BOX)层(102)和其中形成有源源极区域、栅极区域、漏极区域(114、115、116)的薄硅层(105)。在图2B中所示的示例性情况中，掩埋绝缘体层(102)被设计成提供在薄硅层(105)中形成的有源区域(114、115、116)与HR-Si衬底(201)之间的电绝缘。本领域技术人员容易知道，由于其高电阻率，HR-Si衬底(201)可以在靠近BOX层(102)的衬底区域(例如，如图2B中所示的衬底(201)的顶表面)处具有下述衬底导电率，该衬底导电率与通常为10微米(μm)至100微米(μm)远的衬底(201)的背侧(例如，衬底(201)的被示出为连接至GND的底表面)处的衬底导电率不同。因此，HR-Si衬底(201)的顶表面可以浮置至与HR-Si衬底(201)的背面的电势基本上不同的电势，HR-Si的顶表面处的电势有效地为背沟道FET的背栅电势。

[0043] 图2C示出了SOI PMOSFET晶体管(210c)的截面图，该SOI PMOSFET晶体管(210c)包括具有附加的富陷阱(TR)层(203)的、与上面关于图2B描述的一个分层结构类似的分层结构。本领域技术人员将知道这样的TR层(203)可以在RF应用中使用的SOI器件中提供的附加的益处，并且因此可以在给定的本领域已知的各种方法和技术的情况下决定可选地在HR Si衬底(201)顶上形成这样的层。根据本公开内容的各种实施方式可以同样地适用于在分层结构上形成的具有或不具有富陷阱层(203)的SOI MOSFET。

[0044] 基于以上所述，本领域技术人员清楚的是，在高电阻率(HR-Si)衬底的示例性情况下，背沟道栅极电压不仅可以浮置至不受控制的电平，其还可以浮置至跨任何给定的IC的面积的不同的电平。这意味着可能存在具有各种不同的背沟道栅极电压的多个区域，这进一步使将HR-Si衬底用于SOI上的高电压电路复杂化。

[0045] 图3示出了在如上面参照图2B所讨论的HR-Si衬底(201)顶上的分层SOI结构中制备的浮置PMOSFET晶体管(210)和接地NMOSFET晶体管(220)的截面图。限定相应的背栅电压的、HR-Si衬底(201)靠近晶体管(210、220)的顶部区域(365、375)与HR-Si的底部区域(在VSUB电势处)之间的电阻耦合被示出为等效电阻RSUB1(340)和等效分布电阻RSUB2(345)，而顶部区域(365、375)处的电势借助于通过绝缘BOX层(102)的电容耦合至晶体管(115、125)的耦合被示出为电容器(315、325)。如图3中所示，等效分布电阻RSUB2可以通过并联的多个基本电阻路径的分布形成，每个基本电阻路径由衬底的电阻率和沿衬底(201)的路径的长度限定。应该注意，图3中描绘的截面图未按比例绘制，因为晶体管(210)和(220)可以处于例如几十微米至100微米的相对距离，因此当与如图3中所示的晶体管(115、125)的结构的尺寸相比时要大几个数量级。

[0046] 进一步参照图3，电容器(315)表示PMOSFET晶体管(210)与HR-Si衬底(201)之间的通过绝缘层(102)的电容耦合。在硅层(105)中产生的PMOSFET(210)的结构(例如114、115、116)的与绝缘层(102)相邻的表面形成电容器(315)的顶板，其中相应的互易的底板形成在HR-Si衬底(201)的表面处。顶板、底板和相应的中间区域绝缘层形成电容器(315)。本领域技术人员将理解，PMOSFET(210)的较大结构可以产生较大的电容器(315)，因为这样的较大的结构可以具有较大的表面(面积)并且因此可以产生较大的顶板。底板的表面(面积)遵循顶板的表面。由于电容器可以是在顶部器件中使用的硅的表面的函数，因此可以得出，形成在图3中描绘的同一分层SOI结构上的与PMOS晶体管(210)类似的多个相邻的PMOSFET晶体管可以形成更大的顶板并且因此形成更大的电容器(315)。还可以得出，在顶部电路中使用的硅——无论是晶体管器件的一部分还是诸如在电路中使用的电容器的部件的一部分——都可以有助于电容器(315)的尺寸。与NMOSFET(220)相关联的电容器(325)以类似的方式形成，并且还可以是在硅层(105)中形成的顶部电路的总表面的函数。

[0047] 进一步参照图3，对于具有约1000Ω.cm的电阻率和约100微米至150微米的厚度的HR-Si衬底(201)的示例性非限制性情况，等效电阻RSUB1的值可以是约30MΩ的数量级，等效分布电阻RSUB2的值可以是约250KΩ的数量级。应当注意，尽管两个顶部区域(365、375)之间的相对距离可以与HR-Si衬底(201)的厚度具有相同的数量级，但是等效分布电阻RSUB2的值基本上低于等效电阻RSUB1的值，主要是由于与由顶部区域(365)与顶部区域(375)之间的传导截面提供的电流扩展相比顶部区域(例如，375)与衬底(201)的底部区域之间的较大传导截面提供的电流扩展。换句话说，衬底(201)的两个区域之间的较大传导截面等于并联的较大数目的基本电阻路径，从而减小等效电阻值，每个基本电阻路径由衬底的电阻率以及两个区域之间的距离来限定。

[0048] 考虑图3的靠近接地NMOSFET(220)的PMOSFET(210)浮置至15V的示例性非限制性情况，PMOSFET(210)(其可以是电路的一部分)将其15V浮置电压耦合至HR-Si衬底(201)，从而将区域(365)处的电势提高至高达15V。转而，该较高的衬底电势可以沿HR-Si衬底(201)的表面从区域(365)至NMOSFET(220)下的区域(375)(电阻式)扩展，从而在NMOSFET(220)下产生正背栅电压，该正背栅电压又如上所述在NMOSFET(220)中产生背沟道泄露电流。本领域技术人员将认识到，在NMOSFET(220)下的区域(375)中产生的正背栅电压可以取决于两个晶体管器件(115、125)的相对距离。例如，如果PMOSFET(220)位于距NMOSFET(220)大的距离处，则区域(365)处的电势向区域(375)的电阻式扩展可以导致在区域(375)中形成的NMOSFET(220)的背栅电压的降低，从而导致NMOSFET晶体管(220)的相应的寄生背沟道泄漏的减少。

[0049] 基于上面的描述，变得清楚的是，可能存在与在电路(本文中被称为“浮置电路”)中使用浮置SOI PMOSFET晶体管和/或SOI NMOSFET晶体管相关联的一些不期望的效果。在一个方面中，浮置电路至高电压(例如，正高电压)可以在电路的PMOSFET晶体管和NMOSFET晶体管引起背沟道效应相关的泄漏。在另一方面中，背沟道效应可以被局部化并且取决于布局几何形状。

[0050] 本领域技术人员将理解，图3中描绘的示例性截面图用作用于描述与浮置电路相关的问题的基础，并且因此不应该被认为限制本公开内容的范围。基于上面的描述，本领域技术人员将理解，例如，浮置至高电压的NMOSFET晶体管可以在相邻的浮置和/或接地NMOSFET晶体管上感应出正背栅电压。而且，作为另一示例，基于上面的描述，本领域技术人员将理解，由于电容耦合的公知性质，大面积的浮置晶体管可以感应出比较小面积的浮置晶体管更高的电压，因为较大的面积可以比较小面积产生更大的电容器(例如，315)。

[0051] 根据本公开内容的各种实施方式试图通过控制在分层SOI结构(例如，图2B和图3)中形成的浮置器件和/或接地器件下(例如，在图3的区域(365、375)处)的HR-Si衬底电势来减少上述背沟道效应。根据本公开内容的每个实施方式包括控制在SOI IC的高电压区域和低电压区域下(例如，浮置器件和接地器件下的区域，例如图3的区域(365、375))的衬底电势的结构。本领域技术人员将理解，当在上硅膜(105)中形成的区域下方的表面电势与该区域的电势大为不同使得形成在上硅膜(105)的该区域中的晶体管中的背沟道可以被感应出以传导电流时发生先前描述的背栅效应。如上所述，该区域可以是与一个器件(NMOSFET、PMOSFET)相关联的区域，或者是与组合以形成功能电路的多个器件相关联的区域。若干个这样的功能电路可以形成在SOI IC的不同区域中并且以不同的电压操作，例如，一个电路以高电压操作而另一个电路以低电压操作。还应当注意，根据电路和/或器件的功能，背栅感应寄生泄漏电流可能会或可能不会引起电路和/或器件的操作问题。因此，本公开内容的各种实施方式可以被用来控制电路的、需要保护相应的器件免受背栅相关效应的影响的子区域下方的衬底的表面电势。

[0052] 图4A示出了在使用HR-Si衬底(201)的分层SOI结构中形成的高电压(HV)电路(410)和低电压(LV)电路的简化截面图。HV电路(410)可以由与无源部件(例如电容器、电阻器)互连的多个浮置器件例如图3的器件(210)形成，以提供HV电路的所需功能。同样，LV电路(420)可以由与无源部件(例如电容器、电阻器)互连的多个接地器件例如图3的器件(220)形成，以提供LV电路的所需功能。如上面参照图3所讨论的，电容器(315)和(325)中的每个的顶板可以由硅层(105)中的形成HV和LV电路中的每个电路的硅结构的组合表面形成。

[0053] 进一步参照图4A，应当注意，HV电路(410)可以从高DC电压操作，但也可以从切换高电压操作，如上面引用的题为“Level Shifter”的美国申请第14/661,848号中所述，该申请的全部内容通过引用并入本文。由此得出，根据本公开内容的各种实施方式在考虑时间依赖性和DC，即HR-Si衬底(201)的在HV(410)和LV(420)电路下方的表面区域(465、475)处的平衡稳定状态电势的情况下减少上述背沟道效应。

[0054] 本领域技术人员将理解，在时间依赖性的考虑下，对于大多数频率，可选的富陷阱(TR)层(203)(如图4C中所示)可以在表面区域(465)与(475)之间提供更高的隔离。在这种情况下，基于HV(410)和LV(420)电路中的每个与衬底(201)的相应区域(465、475)之间的电容耦合，在相对较高的频率下，区域(465)和(475)处的衬底(201)电势将分别近似地跟踪HV(410)电路和LV(420)电路的电势。尽管关于在没有富陷阱(TR)层(203)的分层结构(例如，根据图4A)中形成的HV电路和LV电路描述了根据本公开内容的各种实施方式，但是相同的实施方式可以同样地适用于例如如图4C中描绘的包括TR层(203)的配置。

[0055] 随着所考虑的频率变低，最终达到稳定状态DC电压，TR层(203)的效果变弱并且不能提供表面区域(465)与(475)之间的高隔离。因此，相应的表面电势寻求其平衡值。这导致HV(410)和LV(420)电势至具有不同电势的衬底(201)的表面区域的交叉耦合(例如，HV(410)电路电势至表面区域(475)的耦合)。根据本公开内容的不同实施方式的后续描述集中于DC电压效应，因为减轻DC电压效应也将减轻较高的频率效应。

[0056] 进一步参照图4A，根据本公开内容的本文中被称为通过BOX电容耦合(“CCB”)的实施方式，在高电压从其低电平至高电平的转变时间期间通过以下来控制背栅效应：设计从上Si膜(105)的经受第一电压(例如，切换高电压，在低电平与高电平之间转变)的第一区域(410)至衬底(201)的电容耦合(315)以及从上Si膜(105)的经受第二电压(例如，低电压)的第二区域(420)至衬底(201)的电容耦合，使得Si膜(105)中形成的在第一区域(410)下方的衬底区域(465)和Si膜(105)中形成的在Si膜(105)的第二区域(420)下方的衬底区域(475)基本上等于膜区域(410、420)的相应电压。在图4B中进一步描绘了该机制，其中通过向区域(410)添加包括硅、金属或其组合的区域(410b)来修改图4A的电容耦合(315)，以在区域(465b)和(475)中提供期望的电压。替选地或另外地，可以向区域(420)添加类似的区域以在区域中的每个下方提供期望的电压。因此，根据本公开内容的CCB方法在第一电压(例如，从低电平至高电平)的转变时间期间通过设计电容耦合(315、325)来控制衬底(101)的在Si膜区域(410、420)下方的表面区域(465、475)处的电压。此外，如果切换电压的周期小于与表面区域处的电压相关联的RC时间常数，则表面区域(465、475)处的电压可以甚至在转变时间之后保持。换句话说，根据本公开内容的CCB方法可以在转变时间之后的时间内工作。如上所述，区域(410)和(420)中的每个可以包括单个PMOSFET或NMOSFET晶体管，或者包括通过无源部件互连的这样的晶体管的电路，该无源部件也可以形成在Si膜(105)中。此外，应当注意，区域(410)可以经受的高电压可以是DC电压或切换电压。

[0057] 在操作中，图4A和图4B中描绘的根据本公开内容的CCB可以通过相应的电容(315/315b、325)和衬底电阻RSUB1和RSUB2在HV电路(410/410b)和LV电路(420)之间提供电容式分压器。考虑图4A的HV电路(410)经受15V以及图4A的LV电路(420)经受0V的示例性非限制性情况，然后，图4A的在图4A的HV/LV电路(410、420)下方的电容器(315、325)的尺寸分割电压(15V、0V)，使得衬底表面区域(465、475)处于可以在HV和LV电路(410、420)中的一个或两个中感应寄生泄漏的电势下。因此，遵循本公开内容的CCB教导，如图4B中描绘的示例性实施方式中所示，修改电容器(315、325)中的一个或更多个的值，使得HV与LV电路(410、420)之间的电容式分压器在衬底表面区域(465、475)处提供减少、最小化或消除HV和LV电路(410、
420)两者中的所述感应寄生泄漏的电势。

[0058] 进一步参照图4B，通过添加与形成HV电路的区域(410)相邻的区域(410b)，电容器(315b)的顶板的面积相对于图4A的电容器(315)的顶板的面积增加。这进而改变了上述电容式分压以在表面区域(465b、475)处获得期望的电势。本领域技术人员容易知道，可以例如通过添加在Si层(105)中形成的硅板，或者通过在与由首先去除Si层(105)而产生的BOX层(102)相邻的区域中添加金属板来调整电容器(例如，465)的尺寸。由此得出，区域(410b)可以包括金属板、硅板、金属板和硅板的组合以及可以扩展电容器的顶板的任何其他类型的区域。此外，如前所述，可以基于同一概念来调整图4A的电容(315、325)中的一个或两个，以便控制区域(465、475)处的电势以减轻背栅效应。

[0059] 考虑根据本公开内容的在没有衬底接触的情况下CCB的非限制性示例性情况，其中HV CCB电容器(315)具有2倍的值并且LV CCB电容器(325)具有1倍的值，以及高电压为15V并且低电压为0V。对于高电压(HV)在跟与电阻(340、345)和电容器(315b、325)相关联的RC时间常数相比短的时间内从0V至15V的转变，包括电容器(315b、325)的底板的区域最初呈现与电容器(315b、325)的相应顶板相同的电势。由于电容器(315b、325)之间的附加电阻(340)，衬底的HV电路(410)下方的区域(465)中的电势可能高于10V，并且根据电阻(340)的值甚至可能接近15V。然而，在跟与电阻(340、345)和电容器(315b、325)相关联的RC时间常数相比长的时间段之后，两个底板区域将呈现相同的电势并且最终放电至通过VSUB(接地)保持衬底的电势。因此，如果高电压(HV)在基本上小于RC时间常数的时间范围内转变回0V，则根据本教导的电容耦合机制可以是有效的，因为衬底的靠近HV电路的电势可以跟踪HV电路的电势。应该注意，由两个底板区域所呈现的相同电势(等电势)可以由电容器(315b)与(325)的比率来确定。由于HV CCB电容器(315b)的值是LV CCB电容器(325)的值的2倍，因此其对等电势值具有两倍影响。因此，在该示例中最终的等电势值是10伏特，导致跨LV CCB电容器(325)的电势差是跨HV CCB电容器(315b)的电势差的2倍。本领域技术人员理解由HV和LV电路(410、420)的晶体管的阈值电压及其对背沟道泄漏的灵敏度来确定衬底电势的选择。该非限制性示例性情况简单地示出了如何通过本发明的适当设计来控制衬底电势。具体地，HV和LV电路(410、420)可以被设计成提供电容器(315、325)的期望值、有效电容值或电容的比率。基于根据本公开内容的CCB的教导，本领域技术人员将知道许多适合于确定电容器(315、325)的值以便控制衬底表面区域(465、475)处的电压以减轻背栅效应的方法和技术。

[0060] 本领域技术人员将理解，施加高电压或低电压的电路(410、420)的电路区域(子电路)或晶体管可以形成与硅层(105)的其他区域隔离的硅层(105)的连续区域，类似于硅岛。因此，通过调整确定在岛电压的电容式分割中使用的电容值的一个或更多个岛的面积，本公开内容的CCB可以用来基于岛电压的电容式分割来控制在衬底(201)的保持在不同岛电压的一个或更多个硅岛(410、420)下方的表面区域(465、475)处的电压。

[0061] 进一步参考上述本公开内容的CCB实施方式，考虑到控制衬底表面区域(例如，图4A的(465、475)处的电势的电容电阻网络(例如，图4A的(315、325、340、345))，本领域技术人员将理解，这样的控制可以是与时间有关的，因为电容器(315、325)最终通过电阻(345、
340)放电。在HV电路的高电压是切换电压的示例性情况下，如在上面引用的题为“Level Shifter”的美国申请第14/661,848号中所描述的——其全部内容通过引用并入本文——假设切换电压的周期小于与衬底表面区域(465)处的电压相关联的RC时间常数，就可以保持衬底表面区域(465、475)处的期望电势。如果所述周期足够大或者如果高电压是DC电压，则可以不保持衬底表面区域(465)处的期望电势，因为衬底表面区域(465)处的相应电压通过电阻(340、345)放电。因此，本公开内容的CCB实施方式可以表征为相对于施加的高电压和低电压(至形成在硅层(105)中的电路(410、420))对衬底表面区域(465、475)的电势的瞬态控制。由此得出，根据本公开内容的实施方式，提供了相对于所施加的高电压和低电压的衬底表面区域(465、475)的电势的静态控制。根据本公开内容的实施方式的这样的静态控制被称为通过BOX接触(TBC)，如图5A中所示，其使用本领域技术人员已知的并且例如在上面引用的题为“S-Contact for SOI”的美国申请第14/964,412号中描述的通过BOX接触，该申请的全部内容通过引用并入本文。

[0062] 进一步参考图5A中描绘的本公开内容的TBC实施方式，通过BOX接触TBC(515)将衬底的在HV电路(410)的区域下方的表面(565)处的电势保持至基本上等于HV电路(410)的电势的电平(其对应于施加至HV电路的高电压)。如下面更详细地描述的，TBC接触(515)以下述方式构造：控制TBC接触(515)周围的区域(565)处的表面电势，同时确保由这样的接触产生的任何空间电荷区被局部化，从而确保区域(565)处的表面电势对HV电路(410)的附近区域(形成在硅层(105)中)具有最小的影响。如在图5A中可以看到的，区域(565)不覆盖HV电路(410)下方的整个区域，而是覆盖TBC接触(515)周围的局部区域。

[0063] 如上所述，衬底中的电势可以是空间变化的衬底电势，因为HV区域下方的局部化的衬底电势可以与LV区域下方的局部化的衬底电势不同。从这样的空间变化的衬底电势状态(对于晶体管有益)至接近平衡衬底电势(对晶体管有害)的后转变进行的时间尺度通常是在微秒级。根据本公开内容的一个或更多个TBC接触可以用来将衬底(201)保持在空间可变状态下，其中晶体管与局部衬底之间的电势差保持在可接受的限度内，晶体管是对背栅感应效应敏感的晶体管并且一个或更多个TBC接触形成为紧靠晶体管。因此，TBC接触可以选择性地用于电路(410、420)的分立晶体管或电路(410、420)的需要针对背栅感应效应的保护的区域。

[0064] 如图5B中描绘的，根据本公开内容的TBC接触(515、525)将衬底(201)偏置成接近施加至TBC接触的电势(处于电路电平)并且当放置在晶体管附近时，其可以有助于将衬底(201)的晶体管下方的区域保持接近施加至TBC接触(515、525)的电势。该效果可以在图5中看到，其中TBC(515、525)接触的空间电荷的中心被示出为具有与更远离中心的那些区域的密度相比较低的密度。TBC接触(515、525)形成关键的DC电流路径，该DC电流路径可以获得或吸收电荷，并且由此减小其接触点附近的空间电荷密度。TBC接触(515、525)如图5B中所示地与衬底电阻(RSUB1、RSUB2)一起完成该电流路径。本领域技术人员将理解，电阻值是示例性的并且可以被设计成基本上不同的以实现不同的结果。根据本公开内容的一些示例性实施方式，可以通过添加更多或更少的TBC接触以改变有效电阻来实现这样的不同的结果。理解TBC操作及其电压分割特性的关键是认识到如下所述的TBC(515、525)与衬底(201)之间存在非欧姆接触(例如，(516、526)。

[0065] 如图5B中可以看到的，TBC接触(515、525)最有效靠近其衬底接触(516、526)，但是在更远的距离处，空间电荷区更强并且因此易于将背栅泄漏感应至电路(410、420)的相应区域。显然，如图5C中所示，可以设计附加的TBC接触(515、525)以提供足够的空间屏蔽以确保HV电路(410)中的所有关键区域(电路/晶体管)受到保护。本领域技术人员将理解，根据本公开内容的许多TBC接触的空间布置是可能的，包括以环和区域阵列的形状布置的TBC的非限制性示例性情况等。此外，本领域技术人员将理解，施加高电压或低电压的电路(410、420)的电路区域(子电路)或晶体管可以形成与硅层(105)的其他区域隔离的硅层(105)的连续区域，类似于岛。因此，本公开内容的TBC接触可以被用来将形成在耦合至高/低电压的硅层(105)中的岛通过绝缘BOX层(102)电阻式连接至衬底(201)。一个或更多个这样的TBC可以被用于任何给定的这样的岛，并且在硅层(105)的不同(分开)区域中形成的不同岛可以装配有一个或更多个这样的TBC。

[0066] 重要的是要注意，负向偏置成衬底电势的TBC注入电子，从而产生正向偏置条件。在强的正向偏压下，注入的电子可以扩散相当长的距离，并且由此降低附近的反向偏置TBC的有效电阻。注入的电子可以在典型的衬底中行进数百微米并且降低衬底界面处的电势，即使在包括TBC的环或阵列的具有更多正偏置的TBC的区域中。

[0067] 参照图5A至图5C，上面讨论的根据本公开内容的TBC实施方式需要相对高电阻率的衬底(201)以产生均匀且不同电势的分开的局部表面区域(565、575)。如参照相同附图所描述的，可以通过使用附加的TBC接触来实现期望的空间屏蔽，以便保持更大的局部表面区域。根据本公开内容的附加实施方式，如图6A中所示，可以在衬底中形成N型注入以延伸至衬底的接近要保护的电路的表面区域。

[0068] 图6A示出了本公开内容的实施方式，其中TBC(515、525)被用来将电路(410、420)的经受高电压的区域电阻耦合至在衬底(301)的靠近电路(410、420)的所述区域的区域中形成的N型注入(665、675)，该衬底(301)不一定是高电阻率衬底。N型注入(665、675)产生PN结并且允许N型注入(665、675)与(P型)衬底(301)之间的可以是高的电势差(例如，N型注入665、676的电势相对于衬底的电势是正的)，因此使衬底的靠近电路的区域的区域与衬底(301)的电势隔离。N型注入(665、675)保持为基本上等于电路的所述区域的电势的电平的均匀电势，从而减轻影响高电压电路(410)和低电压电路(420)的背栅效应。图6A示出了两个这样的注入(665)和(675)，每个注入分别形成在经受不同的高电压的不同的电路(410)和(420)下方。与图5A至图5C中描绘的本公开内容的基于TBC的实施方式不同，现在的基于TBC的实施方式不需要高电阻率衬底，如图6A的衬底(301)可以是低电阻率或高电阻率衬底(每个都具有或不具有TR层)。此外，如图6B中所示，若干个TBC接触(515、525)可以被用来将同一电路(410、420)的不同区域电阻耦合至同一N型注入(665、675)。基于本教导，本领域技术人员将找到例如图6C中描绘的其他实现方式的示例，并且因此本文中提出的示例性实施方式不应该被认为限制申请人认为是本发明的范围。

[0069] 术语“MOSFET”在技术上指的是金属氧化物半导体；MOSFET的另一个同义词是用于金属绝缘体半导体FET的“MISFET”。然而，“MOSFET”已成为大多数类型的绝缘栅FET(“IGFET”)的通用标签。尽管如此，公知的是，名称MOSFET和MISFET中的术语“金属”现在通常是用词不当，因为先前的金属栅极材料现在通常是多晶硅层(多晶硅)。类似地，名称MOSFET中的“氧化物”可以是用词不当，因为使用不同的介电材料以获得具有较小施加电压的强沟道。因此，本文中使用的术语“MOSFET”不应字面上被解读为限于金属氧化物半导体，而是通常包括IGFET。

[0070] 如对于本领域普通技术人员之一应当容易变得明显的，可以实现本发明的各种实施方式以满足各种各样的规范。除非上面另有说明，否则选择合适的部件值是设计选择的问题，并且本发明的各种实施方式可以以任何合适的IC技术(包括但不限于MOSFET和IGFET结构)或者以混合或分立电路形式来实现。上述的发明构思对于基于SOI的制备工艺以及具有类似特性的制备工艺特别有用。在SOI上的CMOS的制备能够实现低功耗、在操作期间承受由于FET堆叠引起的高功率信号的能力、良好的线性度和高频操作(超过大约10GHz，并且特别是高于大约20GHz)。单片IC实现方式特别有用，因为寄生电容通常可以通过精心设计保持为低(或者至少跨所有单元保持均匀，以允许其得到补偿)。

[0071] 可以根据特定规范和/或实现技术(例如，NMOS、PMOS或CMOS以及增强型或耗尽型晶体管器件)来调整电压电平或者反转电压和/或逻辑信号极性。可以根据需要例如通过调整器件尺寸、串联“堆叠”部件(特别是FET)以承受更大的电压，以及/或者使用并联的多个部件来处理更大的电流来调整部件电压、电流和功率处理能力。可以添加附加电路部件以增强所公开的电路的能力以及/或者以提供附加的功能而不会显著地改变所公开的电路的功能。

[0072] 已经描述了本发明的许多实施方式。要理解的是，在不脱离本发明的精神和范围的情况下可以进行各种修改。例如，上述步骤中的一些可以是顺序无关的，并且因此可以以与所描述的顺序不同的顺序来执行。此外，上述步骤中的一些可以是可选的。关于上面标识的方法描述的各种活动可以以重复、串行或并行的方式来执行。要理解的是，前面的描述旨在说明而不是限制本发明的范围，本发明的范围由所附权利要求的范围来限定，并且其他实施方式在权利要求的范围内。

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