SOI BJT应变SiGe回型沟道BiCMOS集成器件及制备方法
技术领域
[0001] 本
发明属于
半导体集成
电路技术领域，尤其涉及一种SOI BJT、应变SiGe回型沟道BiCMOS集成器件及制备方法。
背景技术
[0002] 半导体集成电路是
电子工业的
基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速；在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响；目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了10000亿美元。
[0003] Si CMOS集成电路具有低功耗、高集成度、低噪声和高可靠性等优点，在半导体集成电路产业中占据了支配地位；然而随着集成电路规模的进一步增大、器件特征尺寸的减小、集成度和复杂性的增加，尤其是器件特征尺寸进入纳米尺度以后，Si CMOS器件的材料、物理特征的局限性逐步显现了出来，限制了Si集成电路及其制造工艺的进一步发展；尽管
微电子学在化合物半导体和其它新材料方面的研究及在某些领域的应用取得了很大进展，但远不具备替代
硅基工艺的条件；而且根据科学技术的发展规律，一种新的技术从诞生到成为主
力技术一般需要二三十年的时间；所以，为了满足传统性能提高的需要，增强SiCMOS的性能被认为是微电子工业的发展方向。
[0004] 采用应变Si/SiGe技术是通过在传统的体Si器件中引入
应力来改善迁移率，提高器件性能；可使
硅片生产的产品性能提高30%～60%，而工艺复杂度和成本却只增加1%～3%；对现有的许多集成电路生产线而言，如果采用应变SiGe材料不但可以在基本不增加投资的情况下使生产出来的Si CMOS集成电路芯片性能明显改善，而且还可以大大延长花费巨额投资建成的集成电路生产线的使用年限。
[0005] 随着器件特征尺寸进入亚50纳米阶段，在对应变Si/SiGe CMOS平面结构的研究过程中也遇到了诸多难题：短沟道效应、热载流子效应等使得器件尺寸无法进一步缩小；栅
氧化层厚度的减薄导致氧化层击穿，遂穿
电流使
阈值电压漂移；
多晶硅耗尽效应和多晶硅的
电阻对阈值电压的影响也越来越大等，这些都使器件及电路性能无法继续按照摩尔定律的发展规律发展下去，研究新结构的器件就变的尤为重要。
发明内容
[0006] 本发明提供了一种制备SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路制备方法，实现了SiGe材料应用应力的
各向异性提高电子和空穴迁移率，本发明制备出导电沟道为22～45nm的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路，提高了器件与集成电路的性能。
[0007] 本发明的目的在于提供一种SOI BJT、应变SiGe回型沟道BiCMOS集成器件，NMOS器件为应变SiGe垂直沟道，PMOS器件为应变SiGe平面沟道，采用SOI普通Si双极晶体管。
[0008] 进一步，所述的SOI BJT、应变SiGe回型沟道BiCMOS集成器件，所述NMOS器件沟道区为应变SiGe材料，所述NMOS器件在沟道方向上为张应变，所述NMOS器件导电沟道为回型，且沟道方向与衬底表面垂直。
[0009] 进一步，所述的SOI BJT、应变SiGe回型沟道BiCMOS集成器件，所述PMOS器件沟道区为应变SiGe材料，所述PMOS器件在沟道方向为压应变。
[0010] 进一步，所述的SOI BJT、应变SiGe回型沟道BiCMOS集成器件，在同一个SOI衬底上双极器件采用体Si材料制备。
[0011] 本发明
实施例的另一目的在于提供一种SOI BJT、应变SiGe回型沟道BiCMOS集成器件的制备方法，该制备方法包括如下步骤：
[0012] 第一步、选取氧化层厚度为150～400nm，上层Si厚度为100～150nm，N型掺杂16 17 -3
浓度为1×10 ～1×10 cm 的SOI衬底片；
[0013] 第二步、在SOI衬底上，
外延生长一层掺杂浓度为1×1016～1×1017cm-3的Si层，厚度为0.4～0.6μm，作为集电区；
[0014] 第三步、在衬底表面热氧化一层厚度为200～300nm的SiO2层，
光刻隔离区域，利用干法
刻蚀工艺，在
深槽隔离区域刻蚀出深度为3～5μm的深槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在深槽内填充SiO2，用化学机械
抛光（CMP）方法，去除表面多余的氧化层，形成
深槽隔离；
[0015] 第四步、光刻集电区
接触区，对集电区进行N型杂质的注入，并在800～950℃，退19 20 -3
火30～90min激活杂质，形成掺杂浓度为1×10 ～1×10 cm 的重掺杂集
电极；
[0016] 第五步、在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并18 18 -3
在800～950℃，
退火30～90min激活杂质，形成掺杂浓度为1×10 ～5×10 cm 的基区；
[0017] 第六步、在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，19 20 -3
并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为5×10 ～5×10 cm 的重掺杂发射区，在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；
[0018] 第七步、光刻NMOS器件有源区，利用
干法刻蚀在NMOS器件有源区刻蚀出深度为400～600nm的浅槽，再利用化学汽相淀积（CVD）的方法，在600～750℃，在浅槽中连续
19
生长五层材料：第一层是厚度为200～300nm的N型Si外延层，掺杂浓度为5×10 ～
20 -3
1×10 cm ，作为NMOS器件漏区；第二层是厚度为3～5nm的N型应变SiGe层，掺杂浓度为
18 -3
1～5×10 cm ，Ge组分为10％，作为NMOS器件的第一N型轻掺杂源漏结构（N-LDD）层；第
16 17 -3
三层是厚度为22～45nm的P型应变SiGe层，掺杂浓度为5×10 ～5×10 cm ，Ge组分为梯度分布，下层为10%，上层为20～30%的梯度分布，作为NMOS器件沟道区；第四层是厚
18 -3
度为3～5nm的N型应变SiGe层，掺杂浓度为1～5×10 cm ，Ge组分为为20～30%，作为NMOS器件的第二N型轻掺杂源漏结构（N-LDD）层；第五层是厚度为200～300nm的N型
19 20 -3
Si层，掺杂浓度为5×10 ～1×10 cm ，作为NMOS器件源区；
[0019] 第八步、利用化学汽相淀积（CVD）的方法，在600～780℃，在衬底表面淀积一层SiO2，光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区刻蚀出深度为400～600nm的深槽；利用化学汽相淀积（CVD）的方法，在600～750℃，在深槽中选择性外延生长
16 17 -3
一层N型弛豫Si层，掺杂浓度为5×10 ～5×10 cm ，厚度为400～600nm，再生长一N型
16 17 -3
应变SiGe层，掺杂浓度为5×10 ～5×10 cm ，Ge组分为10～30%，厚度为10～20nm，最后生长一本征弛豫Si帽层，厚度为3～5nm，将沟槽填满，形成PMOS器件有源区；利用湿法
腐蚀，刻蚀掉表面的层SiO2；
[0020] 第九步、光刻NMOS器件源漏浅槽隔离，利用干法刻蚀工艺，在NMOS器件源漏隔离区刻蚀出深度为0.3～0.5μm的浅槽；利用化学汽相淀积（CVD）方法，在600～780℃，在浅槽内填充SiO2；用
化学机械抛光（CMP）方法除去多余的氧化层，形成浅槽隔离；
[0021] 第十步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiO2和一层SiN，形成阻挡层；光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.4～0.6μm的漏沟槽；利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiO2，形成NMOS器件漏沟槽
侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2，
20 -3
利用化学汽相淀积（CVD）方法，在600～780℃，淀积掺杂浓度为1～5×10 cm 的N型Ploy-Si，将沟槽填满，化学机械抛光（CMP）方法去除衬底表面多余Ploy-Si，形成NMOS器件漏连接区；利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN；
[0022] 第十一步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiO2和一层SiN，再次形成阻挡层；光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.4～0.6μm的栅沟槽；利用
原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积一层厚度为5～8nm的HfO2，形成NMOS器件栅介质层，然后利用化学汽相淀积20 -3
（CVD）方法，在600～780℃，在衬底表面淀积掺杂浓度为1～5×10 cm 的N型Poly-Si，将NMOS器件栅沟槽填满，再去除掉NMOS器件栅沟槽以外表面部分Poly-Si和HfO2，形成NMOS器件栅、源区，最终形成NMOS器件；利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN；
[0023] 第十二步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiO2，光刻PMOS器件有源区，利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层厚度为10～15nm的SiO2和一层厚度为200～300nm的Poly-Si，光刻Poly-Si和18 -3
SiO2，形成PMOS器件虚栅；对PMOS器件进行P型
离子注入，形成掺杂浓度为1～5×10 cm的P型轻掺杂源漏结构（P-LDD）；
[0024] 第十三步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面上淀积一层厚度为3～5nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS器件栅电极侧墙；再对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的19 20 -3
源区和漏区，使源漏区掺杂浓度达到5×10 ～1×10 cm ；
[0025] 第十四步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积SiO2层，用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiON，厚度为1.5～5nm；用
物理气相沉积（PVD）淀积W-TiN复合栅，用化学机械抛光（CMP）去掉表面金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成栅极，最终形成PMOS器件；
[0026] 第十五步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积SiO2层，光刻引线孔，
金属化，溅射金属，光刻引线，构成导电沟道为22～45nm的SOI BJT、应变SiGe回型沟道BiCMOS集成器件。
[0027] 进一步、所述NMOS器件沟道长度根据第七步淀积的P型应变SiGe层厚度确定，取22～45nm，所述PMOS器件沟道长度由光刻工艺控制；
[0028] 进一步、该制备方法中所涉及的化学汽相淀积（CVD）工艺
温度决定，最高温度小于等于780℃。
[0029] 本发明实施例的另一目的在于提供一种SOI BJT、应变SiGe回型沟道BiCMOS集成电路的制备方法，包括如下步骤：
[0030] 步骤1，外延生长的实现方法为：
[0031] （1a）选取SOI衬底片，该衬底下层
支撑材料为Si，
中间层为SiO2，厚度为150nm，16 -3
上层材料为掺杂浓度为1×10 cm 的N型Si，厚度为100nm；
[0032] （1b）在衬底表面热氧化一层厚度为300nm的SiO2层；
[0033] 步骤2，隔离区制备的实现方法为：
[0034] （2a）在SOI衬底上外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为0.3μm，作为集电区；
[0035] （2b）在衬底表面热氧化一层厚度为200nm的SiO2层；
[0036] （2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3μm的深槽；
[0037] （2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2；
[0038] （2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；
[0039] 步骤3，双极器件制备的实现方法为：
[0040] （3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在800℃，退火90min19 -3
激活杂质，形成掺杂浓度为1×10 cm 的重掺杂集电极；
[0041] （3b）在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在18 -3
800℃，退火90min激活杂质，形成掺杂浓度为1×10 cm 的基区；
[0042] （3c）在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在19 -3
800℃，退火90min激活杂质，成掺杂浓度为5×10 cm 的重掺杂发射区，构成双极晶体管；
[0043] 步骤4，NMOS器件外延材料制备。的实现方法为：
[0044] （4a）光刻NMOS器件有源区，利用干法刻蚀在NMOS器件有源区刻蚀出深度为400nm的浅槽；
[0045] （4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为200nm的N型Si外延层，掺杂浓度为5×1019cm-3，作为NMOS器件漏区；
[0046] （4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为5nm的N型18 -3
应变SiGe层，掺杂浓度为5×10 cm ，Ge组分为10%，作为NMOS器件的第一N型轻掺杂源漏结构（N-LDD）层；
[0047] （4d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为45nm的P16 -3
型应变SiGe层，掺杂浓度为5×10 cm ，Ge组分为梯度分布，下层为10%，上层为30%，作为NMOS器件沟道区；
[0048] （4e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为5nm的N型18 -3
应变SiGe层，掺杂浓度为5×10 cm ，Ge组分为30%，作为NMOS器件的第二N型轻掺杂源漏结构（N-LDD）层；
[0049] （4f）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为200nm的N19 -3
型Si层，掺杂浓度为5×10 cm ，作为NMOS器件源区；
[0050] （4g）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO2；
[0051] （4h）光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区刻蚀出深度为400nm的深槽；
[0052] （4i）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区深槽中选择16 -3
性生长一N型弛豫Si层，掺杂浓度为5×10 cm ，厚度为400nm；
[0053] （4j）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区深槽中选择16 -3
性生长一N型应变SiGe层，掺杂浓度为5×10 cm ，Ge组分为10%，厚度为20nm；
[0054] （4k）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区深槽中选择性生长一本征弛豫Si帽层，厚度为5nm，形成N阱；
[0055] （4l）利用湿法腐蚀，刻蚀掉表面的层SiO2；
[0056] 步骤5，浅槽隔离制备的实现方法为：
[0057] （5a）光刻NMOS器件源漏浅槽隔离，利用干法刻蚀工艺，在NMOS器件源漏隔离区刻蚀出深度为0.5μm的浅槽；
[0058] （5b）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2；
[0059] （5c）用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离；
[0060] 步骤6，NMOS器件漏连接制备的实现方法为：
[0061] （6a）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，形成阻挡层；
[0062] （6b）光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.6μm的漏沟槽；
[0063] （6c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2，形成NMOS器件漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2；
[0064] （6d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为20 -3
1×10 cm 的N型Ploy-Si，将NMOS器件漏沟槽填满；
[0065] （6e）利用化学机械抛光（CMP）方法，去除衬底表面多余Ploy-Si，形成NMOS器件漏连接区；
[0066] （6f）利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN；
[0067] 步骤7，NMOS器件形成的实现方法为：
[0068] （7a）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，再次形成阻挡层；
[0069] （7b）光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.6μm的栅沟槽；
[0070] （7c）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积一层厚度为5nm的HfO2，形成NMOS器件栅介质层；
[0071] （7d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为20 -3
1×10 cm 的N型Poly-Si，将NMOS器件栅沟槽填满；
[0072] （7e）再去除掉NMOS器件栅沟槽表面的部分Poly-Si和HfO2层，形成NMOS器件栅、源区，最终形成NMOS器件；
[0073] （7f）利用湿法腐蚀，刻蚀掉表面的SiO2和SiN层；
[0074] 步骤8，PMOS器件虚栅和源漏制备的实现方法为：
[0075] （8a）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层SiO2；
[0076] （8b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为10nm的SiO2；
[0077] （8c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为200nm的Poly-Si；
[0078] （8d）光刻Poly-Si和SiO2，形成PMOS器件虚栅；
[0079] （8e）对PMOS器件进行P型离子注入，形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
[0080] （8f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面上淀积一层厚度为5nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS器件栅电极侧墙；
[0081] （8g）对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，19 -3
使源漏区掺杂浓度达到5×10 cm ；
[0082] 步骤9，PMOS器件形成的实现方法为：
[0083] （9a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层，用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
[0084] （9b）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
[0085] （9c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiON，厚度为5nm；
[0086] （9d）用（PVD）淀积W-TiN复合栅，用化学机械抛光（CMP）去掉表面金属；
[0087] （9e）以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成栅极，最终形成PMOS器件；
[0088] 步骤10，构成BiCMOS集成电路的实现方法为：
[0089] （10a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层；
[0090] （10b）光刻引线孔；
[0091] （10c）金属化；
[0092] （10d）溅射金属，光刻引线，形成NMOS器件漏极金属引线、源极金属引线和
栅极金属引线，PMOS器件漏极金属引线、源极金属引线和栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成导电沟道为45nm的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路。
[0093] 本发明具有如下优点：
[0094] 1．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路中，充分利用了应变SiGe材料应力的各向异性的特性，在
水平方向引入压应变，提高了PMOS器件空穴迁移率；在垂直方向引入张应变，提高了NMOS器件电子迁移率，因此，该器件
频率与电流驱
动能力等性能高于同尺寸的弛豫SiCMOS器件；
[0095] 2．本发明在制备SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路过程中，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长应变SiGe材料，提高了器件设计的灵活性，增强了CMOS器件与集成电路电学性能；
[0096] 3．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路结构中，NMOS器件的沟道方向为垂直方向，沟道为化学汽相淀积（CVD）方法制备的应变SiGe层，SiGe层的厚度即为NMOS器件的沟道长度，因此，在NMOS器件的制备中避开了小尺寸栅极的光刻，减少了工艺复杂度，降低了成本；
[0097] 4．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路中NMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；
[0098] 5．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路结构中NMOS器件沟道Ge组分呈梯度变化，因此可在沟道方向产生一个
加速电子输运的自建
电场，增强了沟道的载流子输运能力，从而提高了应变SiGeNMOS器件的频率特性与电流驱动能力；
[0099] 6．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路结构中NMOS器件采用了高K值的HfO2作为栅介质，提高了NMOS器件的栅控能力，增强了NMOS器件的电学性能；
[0100] 7．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路结构中PMOS器件为
量子阱器件，即应变SiGe沟道层处于Si帽层和体Si层之间，与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特性；同时，量子阱可以使热电子注入栅介质中的问题得到改善，增加了器件和电路的可靠性；
[0101] 8．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路结构中，PMOS器件采用SiON代替传统的纯SiO2做栅介质，不仅增强了器件的可靠性，而且利用栅介质
介电常数的变化，提高了器件的栅控能力；
[0102] 9．本发明在制备SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路过程中涉及的最高温度为780℃，低于引起应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe沟道应力，提高集成电路的性能；
[0103] 10．本发明制备SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路过程中，PMOS器件采用了金属栅镶嵌工艺制备栅电极，该栅电极为金属W-TiN复合结构，由于下层的TiN与应变Si和应变SiGe材料
功函数差较小，改善了器件的电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化；
[0104] 11．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件中，双极器件采用SOI衬底的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向
击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率。
附图说明
[0105] 图1是用本发明提供的制备SOI BJT、应变SiGe回型沟道BiCMOS集成器件制备方法的实现
流程图。
具体实施方式
[0106] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0107] 本发明实施例提供了一种基于自对准工艺的应变Si BiCMOS集成器件，所述双应变平面BiCMOS集成器件采用双多晶SiGe HBT、应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。
[0108] 作为本发明实施例的一优化方案，该SOI BJT、应变SiGe回型沟道BiCMOS集成器件，所述NMOS器件沟道区为应变SiGe材料，所述NMOS器件在沟道方向上为张应变，所述NMOS器件导电沟道为回型，且沟道方向与衬底表面垂直。
[0109] 作为本发明实施例的一优化方案，该SOI BJT、应变SiGe回型沟道BiCMOS集成器件，所述PMOS器件沟道区为应变SiGe材料，所述PMOS器件在沟道方向为压应变。
[0110] 所述的作为本发明实施例的一优化方案，该SOI BJT、应变SiGe回型沟道BiCMOS集成器件，在同一个SOI衬底上双极器件采用体Si材料制备。
[0111] 以下参照附图1，对本发明SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路制备的工艺流程作进一步详细描述。
[0112] 实施例1：制备导电沟道为45nm的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路，具体步骤如下：
[0113] 步骤1，外延生长。
[0114] （1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，16 -3
上层材料为掺杂浓度为1×10 cm 的N型Si，厚度为100nm；
[0115] （1b）在衬底表面热氧化一层厚度为300nm的SiO2层。
[0116] 步骤2，隔离区制备。
[0117] （2a）在SOI衬底上外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为0.3μm，作为集电区；
[0118] （2b）在衬底表面热氧化一层厚度为200nm的SiO2层；
[0119] （2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3μm的深槽；
[0120] （2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2；
[0121] （2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。
[0122] 步骤3，双极器件制备。
[0123] （3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在800℃，退火90min19 -3
激活杂质，形成掺杂浓度为1×10 cm 的重掺杂集电极；
[0124] （3b）在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在18 -3
800℃，退火90min激活杂质，形成掺杂浓度为1×10 cm 的基区；
[0125] （3c）在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在19 -3
800℃，退火90min激活杂质，成掺杂浓度为5×10 cm 的重掺杂发射区，构成双极晶体管。
[0126] 步骤4，NMOS器件外延材料制备。
[0127] （4a）光刻NMOS器件有源区，利用干法刻蚀在NMOS器件有源区刻蚀出深度为400nm的浅槽；
[0128] （4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为200nm的N型Si外延层，掺杂浓度为5×1019cm-3，作为NMOS器件漏区；
[0129] （4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为5nm的N型18 -3
应变SiGe层，掺杂浓度为5×10 cm ，Ge组分为10%，作为NMOS器件的第一N型轻掺杂源漏结构（N-LDD）层；
[0130] （4d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为45nm的P16 -3
型应变SiGe层，掺杂浓度为5×10 cm ，Ge组分为梯度分布，下层为10%，上层为30%，作为NMOS器件沟道区；
[0131] （4e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为5nm的N型18 -3
应变SiGe层，掺杂浓度为5×10 cm ，Ge组分为30%，作为NMOS器件的第二N型轻掺杂源漏结构（N-LDD）层；
[0132] （4f）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为200nm的N19 -3
型Si层，掺杂浓度为5×10 cm ，作为NMOS器件源区；
[0133] （4g）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO2；
[0134] （4h）光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区刻蚀出深度为400nm的深槽；
[0135] （4i）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区深槽中选择16 -3
性生长一N型弛豫Si层，掺杂浓度为5×10 cm ，厚度为400nm；
[0136] （4j）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区深槽中选择16 -3
性生长一N型应变SiGe层，掺杂浓度为5×10 cm ，Ge组分为10%，厚度为20nm；
[0137] （4k）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区深槽中选择性生长一本征弛豫Si帽层，厚度为5nm，形成N阱；
[0138] （4l）利用湿法腐蚀，刻蚀掉表面的层SiO2。
[0139] 步骤5，浅槽隔离制备。
[0140] （5a）光刻NMOS器件源漏浅槽隔离，利用干法刻蚀工艺，在NMOS器件源漏隔离区刻蚀出深度为0.5μm的浅槽；
[0141] （5b）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2；
[0142] （5c）用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离。
[0143] 步骤6，NMOS器件漏连接制备。
[0144] （6a）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，形成阻挡层；
[0145] （6b）光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.6μm的漏沟槽；
[0146] （6c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2，形成NMOS器件漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2；
[0147] （6d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为20 -3
1×10 cm 的N型Ploy-Si，将NMOS器件漏沟槽填满；
[0148] （6e）利用化学机械抛光（CMP）方法，去除衬底表面多余Ploy-Si，形成NMOS器件漏连接区；
[0149] （6f）利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN。
[0150] 步骤7，NMOS器件形成。
[0151] （7a）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，再次形成阻挡层；
[0152] （7b）光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.6μm的栅沟槽；
[0153] （7c）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积一层厚度为5nm的HfO2，形成NMOS器件栅介质层；
[0154] （7d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为20 -3
1×10 cm 的N型Poly-Si，将NMOS器件栅沟槽填满；
[0155] （7e）再去除掉NMOS器件栅沟槽表面的部分Poly-Si和HfO2层，形成NMOS器件栅、源区，最终形成NMOS器件；
[0156] （7f）利用湿法腐蚀，刻蚀掉表面的SiO2和SiN层。
[0157] 步骤8，PMOS器件虚栅和源漏制备。
[0158] （8a）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层SiO2；
[0159] （8b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为10nm的SiO2；
[0160] （8c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为200nm的Poly-Si；
[0161] （8d）光刻Poly-Si和SiO2，形成PMOS器件虚栅；
[0162] （8e）对PMOS器件进行P型离子注入，形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
[0163] （8f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面上淀积一层厚度为5nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS器件栅电极侧墙；
[0164] （8g）对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，19 -3
使源漏区掺杂浓度达到5×10 cm 。
[0165] 步骤9，PMOS器件形成。
[0166] （9a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层，用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
[0167] （9b）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
[0168] （9c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiON，厚度为5nm；
[0169] （9d）用物理气相沉积（PVD）淀积W-TiN复合栅，用化学机械抛光（CMP）去掉表面金属；
[0170] （9e）以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成栅极，最终形成PMOS器件。
[0171] 步骤10，构成BiCMOS集成电路。
[0172] （10a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层；
[0173] （10b）光刻引线孔；
[0174] （10c）金属化；
[0175] （10d）溅射金属，光刻引线，形成NMOS器件漏极金属引线、源极金属引线和栅极金属引线，PMOS器件漏极金属引线、源极金属引线和栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成导电沟道为45nm的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路。
[0176] 实施例2：制备导电沟道为30nm的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路，具体步骤如下：
[0177] 步骤1，外延生长。
[0178] （1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为300nm，16 -3
上层材料为掺杂浓度为5×10 cm 的N型Si，厚度为120nm；
[0179] （1b）在衬底表面热氧化一层厚度为400nm的SiO2层。
[0180] 步骤2，隔离区制备。
[0181] （2a）在SOI衬底上外延生长掺杂浓度为5×1016cm-3的Si层，厚度为0.5μm，作为集电区；
[0182] （2b）在衬底表面热氧化一层厚度为250nm的SiO2层；
[0183] （2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为4μm的深槽；
[0184] （2d）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO2；
[0185] （2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。
[0186] 步骤3，双极器件制备。
[0187] （3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在900℃，退火90min19 -3
激活杂质，形成掺杂浓度为5×10 cm 的重掺杂集电极；
[0188] （3b）在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在18 -3
900℃，退火45min激活杂质，形成掺杂浓度为3×10 cm 的基区；
[0189] （3c）在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在20 -3
900℃，退火45min激活杂质，成掺杂浓度为1×10 cm 的重掺杂发射区，构成双极晶体管。
[0190] 步骤4，NMOS器件外延材料制备。
[0191] （4a）光刻NMOS器件有源区，利用干法刻蚀在NMOS器件有源区刻蚀出深度为500nm的浅槽；
[0192] （4b）利用化学汽相淀积化学汽相淀积（CVD）的方法，在700℃，在衬底上生长厚度19 -3
为250nm的N型Si外延层，掺杂浓度为8×10 cm ，作为NMOS器件漏区；
[0193] （4c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长厚度为4nm的N型18 -3
应变SiGe层，掺杂浓度为3×10 cm ，Ge组分为10%，作为NMOS器件的第一N型轻掺杂源漏结构（N-LDD）层；
[0194] （4d）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长厚度为30nm的P17 -3
型应变SiGe层，掺杂浓度为1×10 cm ，Ge组分为梯度分布，下层为10%，上层为20%，作为NMOS器件沟道区；
[0195] （4e）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长厚度为4nm的N型18 -3
应变SiGe层，掺杂浓度为3×10 cm ，Ge组分为20%，作为NMOS器件的第二N型轻掺杂源漏结构（N-LDD）层；
[0196] （4f）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长厚度为250nm的N19 -3
型Si层，掺杂浓度为8×10 cm ，作为NMOS器件源区；
[0197] （4g）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层SiO2；
[0198] （4h）光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区刻蚀出深度为500nm的深槽；
[0199] （4i）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS器件有源区深槽中选择17 -3
性生长一N型弛豫Si层，掺杂浓度为1×10 cm ，厚度为500nm；
[0200] （4j）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS器件有源区深槽中选择17 -3
性生长一N型应变SiGe层，掺杂浓度为1×10 cm ，Ge组分为20%，厚度为15nm；
[0201] （4k）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS器件有源区深槽中选择性生长一本征弛豫Si帽层，厚度为4nm，形成N阱；
[0202] （4l）利用湿法腐蚀，刻蚀掉表面的层SiO2。
[0203] 步骤5，浅槽隔离制备。
[0204] （5a）光刻NMOS器件源漏浅槽隔离，利用干法刻蚀工艺，在NMOS器件源漏隔离区刻蚀出深度为0.4μm的浅槽；
[0205] （5b）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2；
[0206] （5c）用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离。
[0207] 步骤6，NMOS器件漏连接制备。
[0208] （6a）利用化学汽相淀积（CVD）方法，在700℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，形成阻挡层；
[0209] （6b）光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.5μm的漏沟槽；
[0210] （6c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiO2，形成NMOS器件漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2；
[0211] （6d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂浓度为20 -3
3×10 c m 的N型Ploy-Si，将NMOS器件漏沟槽填满；
[0212] （6e）利用化学机械抛光（CMP）方法，去除衬底表面多余Ploy-Si，形成NMOS器件漏连接区；
[0213] （6f）利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN。
[0214] 步骤7，NMOS器件形成。
[0215] （7a）利用化学汽相淀积（CVD）方法，在700℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，再次形成阻挡层；
[0216] （7b）光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.5μm的栅沟槽；
[0217] （7c）利用原子层化学汽相淀积（ALCVD）方法，在350℃，在衬底表面淀积一层厚度为6nm的HfO2，形成NMOS器件栅介质层；
[0218] （7d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂浓度为20 -3
3×10 cm 的N型Poly-Si，将NMOS器件栅沟槽填满；
[0219] （7e）再去除掉NMOS器件栅沟槽表面的部分Poly-Si和HfO2层，形成NMOS器件栅、源区，最终形成NMOS器件；
[0220] （7f）利用湿法腐蚀，刻蚀掉表面的SiO2和SiN层。
[0221] 步骤8，PMOS器件虚栅和源漏制备。
[0222] （8a）利用化学汽相淀积（CVD）方法，在700℃，在NMOS器件有源区表面淀积一层SiO2；
[0223] （8b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层厚度为12nm的SiO2；
[0224] （8c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层厚度为240nm的Poly-Si；
[0225] （8d）光刻Poly-Si和SiO2，形成PMOS器件虚栅；
[0226] （8e）对PMOS器件进行P型离子注入，形成掺杂浓度为3×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
[0227] （8f）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面上淀积一层厚度为4nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS器件栅电极侧墙；
[0228] （8g）对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，19 -3
使源漏区掺杂浓度达到8×10 cm 。
[0229] 步骤9，PMOS器件形成。
[0230] （9a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2层，用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
[0231] （9b）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
[0232] （9c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiON，厚度为3nm；
[0233] （9d）用物理气相沉积（PVD）淀积W-TiN复合栅，用化学机械抛光（CMP）去掉表面金属；
[0234] （9e）以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成栅极，最终形成PMOS器件。
[0235] 步骤10，构成BiCMOS集成电路。
[0236] （10a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2层；
[0237] （10b）光刻引线孔；
[0238] （10c）金属化；
[0239] （10d）溅射金属，光刻引线，形成NMOS器件漏极金属引线、源极金属引线和栅极金属引线，PMOS器件漏极金属引线、源极金属引线和栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成导电沟道为30nm的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路。
[0240] 实施例3：制备导电沟道为22nm的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路，具体步骤如下：
[0241] 步骤1，外延生长。
[0242] （1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为400nm，17 -3
上层材料为掺杂浓度为1×10 cm 的N型Si，厚度为150nm；
[0243] （1b）在衬底表面热氧化一层厚度为500nm的SiO2层。
[0244] 步骤2，隔离区制备。
[0245] （2a）在SOI衬底上外延生长掺杂浓度为1×1017cm-3的Si层，厚度为0.8μm，作为集电区；
[0246] （2b）在衬底表面热氧化一层厚度为300nm的SiO2层；
[0247] （2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5μm的深槽；
[0248] （2d）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO2；
[0249] （2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。
[0250] 步骤3，双极器件制备。
[0251] （3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在950℃，退火30min20 -3
激活杂质，形成掺杂浓度为1×10 cm 的重掺杂集电极；
[0252] （3b）在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在18 -3
950℃，退火30min激活杂质，形成掺杂浓度为5×10 cm 的基区；
[0253] （3c）在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在20 -3
950℃，退火30min激活杂质，成掺杂浓度为5×10 cm 的重掺杂发射区，构成双极晶体管。
[0254] 步骤4，NMOS器件外延材料制备。
[0255] （4a）光刻NMOS器件有源区，利用干法刻蚀在NMOS器件有源区刻蚀出深度为600nm的浅槽；
[0256] （4b）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长厚度为300nm的N20 -3
型Si外延层，掺杂浓度为1×10 cm ，作为NMOS器件漏区；
[0257] （4c）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长厚度为3nm的N型18 -3
应变SiGe层，掺杂浓度为1×10 cm ，Ge组分为10%，作为NMOS器件的第一N型轻掺杂源漏结构（N-LDD）层；
[0258] （4d）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长厚度为22nm的P17 -3
型应变SiGe层，掺杂浓度为5×10 cm ，Ge组分为梯度分布，下层为10%，上层为25%，作为NMOS器件沟道区；
[0259] （4e）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长厚度为3nm的N型18 -3
应变SiGe层，掺杂浓度为1×10 cm ，Ge组分为25%，作为NMOS器件的第二N型轻掺杂源漏结构（N-LDD）层；
[0260] （4f）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长厚度为300nm的N20 -3
型Si层，掺杂浓度为1×10 cm ，作为NMOS器件源区；
[0261] （4g）利用化学汽相淀积（CVD）的方法，在780℃，在衬底表面淀积一层SiO2；
[0262] （4h）光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区刻蚀出深度为600nm的深槽；
[0263] （4i）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS器件有源区深槽中选择17 -3
性生长一N型弛豫Si层，掺杂浓度为5×10 cm ，厚度为600nm；
[0264] （4j）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS器件有源区深槽中选择17 -3
性生长一N型应变SiGe层，掺杂浓度为5×10 cm ，Ge组分为30%，厚度为10nm；
[0265] （4k）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS器件有源区深槽中选择性生长一本征弛豫Si帽层，厚度为3nm，形成N阱；
[0266] （4l）利用湿法腐蚀，刻蚀掉表面的层SiO2。
[0267] 步骤5，浅槽隔离制备。
[0268] （5a）光刻NMOS器件源漏浅槽隔离，利用干法刻蚀工艺，在NMOS器件源漏隔离区刻蚀出深度为0.3μm的浅槽；
[0269] （5b）利用化学汽相淀积（CVD）方法，在780℃，在浅槽内填充SiO2；
[0270] （5c）用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离。
[0271] 步骤6，NMOS器件漏连接制备。
[0272] （6a）利用化学汽相淀积（CVD）方法，在780℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，形成阻挡层；
[0273] （6b）光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.4μm的漏沟槽；
[0274] （6c）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积一层SiO2，形成NMOS器件漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2；
[0275] （6d）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积掺杂浓度为20 -3
5×10 cm 的N型Ploy-Si，将NMOS器件漏沟槽填满；
[0276] （6e）利用化学机械抛光（CMP）方法，去除衬底表面多余Ploy-Si，形成NMOS器件漏连接区；
[0277] （6f）利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN。
[0278] 步骤7，NMOS器件形成。
[0279] （7a）利用化学汽相淀积（CVD）方法，在780℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，再次形成阻挡层；
[0280] （7b）光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.4μm的栅沟槽；
[0281] （7c）利用原子层化学汽相淀积（ALCVD）方法，在400℃，在衬底表面淀积一层厚度为8nm的HfO2，形成NMOS器件栅介质层；
[0282] （7d）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积掺杂浓度为20 -3
5×10 cm 的N型Poly-Si，将NMOS器件栅沟槽填满；
[0283] （7e）再去除掉NMOS器件栅沟槽表面的部分Poly-Si和HfO2层，形成NMOS器件栅、源区，最终形成NMOS器件；
[0284] （7f）利用湿法腐蚀，刻蚀掉表面的SiO2和SiN层。
[0285] 步骤8，PMOS器件虚栅和源漏制备。
[0286] （8a）利用化学汽相淀积（CVD）方法，在780℃，在NMOS器件有源区表面淀积一层SiO2；
[0287] （8b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积一层厚度为15nm的SiO2；
[0288] （8c）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积一层厚度为300nm的Poly-Si；
[0289] （8d）光刻Poly-Si和SiO2，形成PMOS器件虚栅；
[0290] （8e）对PMOS器件进行P型离子注入，形成掺杂浓度为5×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
[0291] （8f）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面上淀积一层厚度为3nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS器件栅电极侧墙；
[0292] （8g）对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，20 -3
使源漏区掺杂浓度达到1×10 c m 。
[0293] 步骤9，PMOS器件形成。
[0294] （9a）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积SiO2层，用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
[0295] （9b）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
[0296] （9c）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积一层SiON，厚度为1.5nm；
[0297] （9d）用物理气相沉积（PVD）淀积W-TiN复合栅，用化学机械抛光（CMP）去掉表面金属；
[0298] （9e）以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成栅极，最终形成PMOS器件。
[0299] 步骤10，构成BiCMOS集成电路。
[0300] （10a）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积SiO2层；
[0301] （10b）光刻引线孔；
[0302] （10c）金属化；
[0303] （10d）溅射金属，光刻引线，形成NMOS器件漏极金属引线、源极金属引线和栅极金属引线，PMOS器件漏极金属引线、源极金属引线和栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成导电沟道为22nm的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路。
[0304] 本发明实施例提供的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及制备方法具有如下优点：
[0305] 1．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路中，充分利用了应变SiGe材料应力的各向异性的特性，在水平方向引入压应变，提高了PMOS器件空穴迁移率；在垂直方向引入张应变，提高了NMOS器件电子迁移率，因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫SiCMOS器件；
[0306] 2．本发明在制备SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路过程中，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长应变SiGe材料，提高了器件设计的灵活性，增强了CMOS器件与集成电路电学性能；
[0307] 3．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路结构中，NMOS器器件的沟道方向为垂直方向，沟道为化学汽相淀积（CVD）方法制备的应变SiGe层，SiGe层的厚度即为NMOS器件的沟道长度，因此，在NMOS器件的制备中避开了小尺寸栅极的光刻，减少了工艺复杂度，降低了成本；
[0308] 4．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路中NMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；
[0309] 5．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路结构中NMOS器件沟道Ge组分呈梯度变化，因此可在沟道方向产生一个加速电子输运的自建电场，增强了沟道的载流子输运能力，从而提高了应变SiGeNMOS器件的频率特性与电流驱动能力；
[0310] 6．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路结构中NMOS器件采用了高K值的HfO2作为栅介质，提高了NMOS器件的栅控能力，增强了NMOS器件的电学性能；
[0311] 7．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路结构中PMOS器件为量子阱器件，即应变SiGe沟道层处于Si帽层和体Si层之间，与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特性；同时，量子阱可以使热电子注入栅介质中的问题得到改善，增加了器件和电路的可靠性；
[0312] 8．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路结构中，PMOS器件采用SiON代替传统的纯SiO2做栅介质，不仅增强了器件的可靠性，而且利用栅介质介电常数的变化，提高了器件的栅控能力；
[0313] 9．本发明在制备SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路过程中涉及的最高温度为780℃，低于引起应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe沟道应力，提高集成电路的性能；
[0314] 10．本发明制备SOI BJT、应变SiGe回型沟道BiCMOS集成器件及电路过程中，PMOS器件采用了金属栅镶嵌工艺（damascene process）制备栅电极，该栅电极为金属W-TiN复合结构，由于下层的TiN与应变Si和应变SiGe材料功函数差较小，改善了器件的电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化；
[0315] 11．本发明制备的SOI BJT、应变SiGe回型沟道BiCMOS集成器件中，双极器件采用SOI衬底的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何
修改、等同替换和改进等，均应包含在本发明的保护范围之内。
