技术领域
[0001] 本
发明是有关于一种金属氧化半导体晶体管，且特别是有关于一种低导通
电阻的金属氧化半导体晶体管。
背景技术
[0002] 近年来，横向扩散金属氧化半导体
场效应晶体管晶体管(aka LDMOS)广泛地应用于超大规模集成
电路的高
电压操作。为了提高元件的操作电压，已经改善双降低表面
电场横向扩散金属氧化半导体(aka RESURFLDMOS)元件使
击穿电压提高以与高电压半导体元件整合。然而，双降低表面的设计亦同时造成击穿电压与导通电阻的折衷(trade-off)。
[0003] 图1绘示传统的双降低表面电场N型信道横向扩散金属氧化半导体晶体管10。双降低表面电场N型通道横向扩散金属氧化半导体晶体管10有一P型衬底11、一高电压N型阱12、一N型阱121、一N+源极区域122、一P型衬底123、一N+漏极区域124、一P+
接触区域125、一P型阱13、一P+区域131、隔离区域14、栅极
电极15及一P型顶层16。
[0004] 由于P型顶层16布植于高电压N型阱12的上部中，因此于P型顶层16及高电压N型阱12的
接口有额外的耗损发生。结果，双降低表面电场N型通道横向扩散金属氧化半导体晶体管10的击穿电压因而增加。然而，另一方面，缺点为元件对应地诱导导通电阻增加。因为由于布植P型顶层16，高电压N型阱12的上部的掺杂浓度下降。不止双降低表面电场N型通道横向扩散金属氧化半导体晶体管10，连传统的多重降低表面设计亦有上述缺点。
[0005] 因此，
申请人欲改善
现有技术所面对的情形。
发明内容
[0006] 鉴于现有技术，虽然通过布植P型顶层于传统的双或多重降低表面电场横向扩散金属氧化半导体用以提供高击穿电压来于高电压下操作，但P型顶层亦造成降低表面电场横向扩散金属氧化半导体的导通电阻升高。因此，本发明提供的降低表面电场横向扩散金属氧化半导体晶体管不止具有高击穿电压，亦维持低导通电阻。本发明提供的金属氧化半导体同时具有两种特性，高击穿电压与低导通电阻。
[0007] 根据本发明的第一方面，提出一种金属氧化半导体元件。金属氧化半导体元件包括一漂移区域、二隔离区域、一第一掺杂型层、一第二掺杂型层。二隔离区域形成于漂移区域上。一第一掺杂型层设置于二隔离区域之间。一第二掺杂型层设置于第一掺杂型层之下。
[0008] 较佳地，第一掺杂型层是掺杂一第一型杂质，而第二掺杂型层是掺杂一第二型杂质。且金属氧化半导体元件更包括一栅极、一漏极区域及一源极区域。漏极区域掺杂第二型杂质，源极区域掺杂第二型杂质。
[0009] 较佳地，第一型杂质是一P型杂质，第二型杂质是一N型杂质。
[0010] 较佳地，漂移区域为掺杂第二型杂质的一高电压阱，且源极区域与漏极区域位于高电压阱中。
[0011] 较佳地，第一型杂质是一N型杂质，第二型杂质是一P型杂质。
[0012] 较佳地，金属氧化半导体元件更包括：一衬底掺杂P型杂质。一N型内埋层(N-buried layer)设置于高电压阱与衬底之间。
[0013] 较 佳 地，金 属 氧 化 半 导 体 元 件 是 通 过 选 自 由 一 绝 缘 体 上
硅(silicon-on-insulator，SOI)工艺、一N型
外延(N-epitaxy，N-EPI)工艺、一P型外延(P-epitaxy，P-EPI)工艺及一无外延(non-epitaxy，non-EPI)工艺所组成的一群组的其中之一工艺所形成。
[0014] 较佳地，金属氧化半导体元件更包括一氧化定义(Oxide Definition，OD)区域，隔开二隔离区域，其中第一掺杂型层被设置于氧化定义区域。
[0015] 较佳地，二隔离区域是通过选自由一硅的局部氧化(local oxidation ofsilicon，LOCOS)工艺、一浅槽隔离(shallow trench isolation，STI)工艺及一
深槽隔离(deep trench isolation，DTI)工艺所组成的一群组的其中之一工艺所形成。
[0016] 较佳地，第一掺杂型层与第二掺杂型层是通过二隔离区域自我对齐。
[0017] 根据本发明的第二方面，提出一种形成金属氧化半导体元件的方法。方法包括的步骤：提供一漂移区域；形成二隔离区域于漂移区域上；以及形成一第二掺杂型层于该第一掺杂型层之下。
[0018] 较佳地，第一掺杂型层是掺杂一第一型杂质，而第二掺杂型层是轻掺杂一第二型杂质。且方法更包括：提供一栅极、一漏极区域及一源极区域。漏极区域掺杂第二型杂质，源极区域掺杂第二型杂质。
[0019] 较佳地，第一型杂质是一P型杂质，而第二型杂质是一N型杂质。
[0020] 较佳地，漂移区域为掺杂第二型杂质的一高电压阱，且源极区域与漏极区域被形成于高电压阱中。
[0021] 较佳地，第一型杂质是一N型杂质，而第二型杂质是一P型杂质。
[0022] 较佳地，方法更包括：提供一衬底掺杂P型杂质；以及提供一N型内埋层，设置于高电压阱与衬底之间。
[0023] 较 佳 地，金 属 氧 化 半 导 体 元 件 是 通 过 选 自 由 一 绝 缘 体 上 硅(silicon-on-insulator，SOI)工艺、一N型外延(N-epitaxy，N-EPI)工艺、一P型外延(P-epitaxy，P-EPI)工艺及一无外延(non-epitaxy，non-EPI)工艺所组成的一群组的其中之一工艺所形成。
[0024] 较佳地，方法更包括提供一氧化定义区域，隔开二隔离区域，其中第一掺杂型层被设置于氧化定义区域。
[0025] 较佳地，二隔离区域是通过选自由一硅的局部氧化(local oxidation ofsilicon，LOCOS)工艺、一浅槽隔离(shallow trench isolation，STI)工艺及一
深槽隔离(deep trench isolation，DTI)工艺所组成的一群组的其中之一工艺所形成。
[0026] 较佳地，该第一掺杂型层与该第二掺杂型层是通过该二隔离区域自我对齐。
[0027] 根据本发明的第三方面，提出一种金属氧化半导体元件。金属氧化半导体元件，包括二隔离区域、一第一掺杂型层、一第二掺杂型层。第一掺杂型层设置于二隔离区域之间。以及第二掺杂型层设置于第一掺杂型层之下。
[0028] 为了对本发明的上述及其他方面有更佳的了解，下文特举较佳
实施例，并配合所
附图式，作详细说明如下：
附图说明
[0029] 图1绘示现有技术的剖面图。
[0030] 图2绘示依照本发明第一实施例的剖面图。
[0031] 图3绘示依照本发明第二实施例的剖面图。
[0032] 图4绘示依照本发明另一实施例的剖面图。
[0033] 图5绘示依照本发明另一实施例的剖面图。
[0034] 图6绘示依照本发明一实施例具有多环的双降低表面电场横向扩散金属氧化半导体的设计下的剖面图。
[0035] 图7绘示依照本发明另一实施例具有多环的双降低表面电场横向扩散金属氧化半导体的设计下的剖面图。
[0036] 图8绘示依照本发明再一实施例具有多环的双降低表面电场横向扩散金属氧化半导体的设计下的剖面图。
[0037] 图9绘示依照本发明另一实施例具有多环的双降低表面电场横向扩散金属氧化半导体的设计下的剖面图。
[0038] 【主要元件符号说明】
[0039] 10：横向扩散金属氧化半导体晶体管
[0040] 11：P型衬底
[0041] 12、22：高电压N型阱
[0042] 13、23：P型阱
[0043] 14、24、241：隔离区域
[0044] 15、25：栅极电极
[0045] 16、26、261：P型顶层
[0046] 20：横向扩散金属氧化半导体
[0047] 21：衬底
[0048] 27、271、272：N型轻掺杂区域
[0049] 28、281：氧化定义区域
[0050] 121、221：N型阱
[0051] 122、222：N+源极区域
[0052] 123、223：P型衬底
[0053] 124、224：N+漏极区域
[0054] 125、225：P+接触区域
[0055] 131、231：P+区域
[0056] 226：前N型阱
[0057] 227：P型内埋层
具体实施方式
[0058] 本发明将参照以下的实施例更具体地说明。本文以下提出的本发明的较佳实施例，仅用以说明及作为例子，并非用以彻底的揭露或是限缩揭露范围。
[0059] 请参照图2，其是一N型通道横向扩散金属氧化半导体晶体管的剖面图，用以绘示根据本发明的第一实施例的低导通电阻双降低表面电场金属氧化半导体晶体管。如图2所示，横向扩散金属氧化半导体20有一衬底21、一高电压N型阱22、一N型阱221、一N+源极区域222、一P型衬底223、一N+漏极区域224、一P+接触区域225、一P型阱23、一P+区域231、隔离区域24、一栅极电极25、一栅极氧化层251、一P型顶层26及一N型轻掺杂区域27。
[0060] 高电压N型阱22及P型阱23形成于衬底21的上部中。其中较佳地，衬底21是P型衬底或P型外延，且高电压N型阱22作为横向扩散金属氧化半导体20的漂移区域。P型衬底223包括P+接触区域225与N+源极区域224，且N型阱221包括N+漏极区域
222。P型衬底223与N型阱221形成于高电压N型阱22中。隔离区域24，较佳为场氧化物(fieldoxides，FOX)，通过硅的局部氧化(Local Oxidation of Silicon，LOCOS)工艺、浅槽隔离(Shallow Trench Isolation，STI)工艺或深槽隔离(Deep TrenchIsolation，DTI)工艺形成于高电压N型阱22的上部。
[0061] 氧化定义(Oxide Definition，OD)区域28被配置于二隔离区域24之间，且包括一P型顶层26及N型轻掺杂区域27。因为P型顶层26的掺杂型态相异于高电压N型阱22，所以可形成漂移区域(高电压N型阱22)中载子漂移的阻碍，因而接近P型顶层26的电阻增加。所以，P型顶层26先布植于氧化定义区域28，氧化定义区域28没有载子通过。
此外，N型轻掺杂区域27布植于P型顶层26下方，以补偿高电压N型阱22中因P型顶层
26减少的浓度。P型顶层26与N型轻掺杂区域27是通过二隔离区域24自我对齐。
[0062] 在如此的结构中，可发现本发明的N型通道横向扩散金属氧化半导体20的导通电阻(Rdson)大幅改善，如表1所示。
[0063]
[0064] 表1
[0065] 从表1可以见到N型通道横向扩散金属氧化半导体20相较于传统双降低表面电场横向扩散金属氧化半导体，在导通电阻减少了40.09％。也就是说，本发明的载子漂浮能
力优于传统双降低表面电场横向扩散金属氧化半导体。因此，本发明不止相较于传统双降低表面电场横向扩散金属氧化半导体晶体管有高击穿电压，亦保持了低导通电阻，因此保有了击穿电压及导通电阻两者。
[0066] 此外，上述的横向扩散金属氧化半导体晶体管是由多道工艺制作，例如是N型外延工艺、P型外延工艺或无外延工艺。
[0067] 当然，些微的改变前述第一实施例的结构，本发明可进一步应用于降低表面电场横向扩散金属氧化半导体上。请参照图3，其绘示本发明的第二实施例。第一和第二实施例的结构差异因为工艺的不同，图3中的N+源极区域224与P+区域231两者被P型阱23环绕。所有图3中其他的标号与图2中的相同。
[0068] 图4及图5分别为相似于图2及图3的实施例，且绘示本发明应用于具有不同结构的降低表面电场横向扩散金属氧化半导体。其中前N型阱226形成于高电压N型阱22及衬底21之间，且P型内埋层227形成于高电压N型阱22及前N型阱226之间。
[0069] 本发明亦可应用于具有多环的双降低表面电场横向扩散金属氧化半导体。图6显示具有多环的双降低表面电场横向扩散金属氧化半导体60是从图2中的双降低表面电场横向扩散金属氧化半导体
修改而来。可见到共有四隔离区域241被三个氧化定义区域281隔开来，其中三P型顶层261与三N型轻掺杂区域271分别布植于三个氧化定义区域281之下。由于多重P型顶层，图6中双降低表面电场横向扩散金属氧化半导体称为具有多P型环的双降低表面电场横向扩散金属氧化半导体。
[0070] 相似地，图7绘示具有多P型环的另一双降低表面电场横向扩散金属氧化半导体70是从图3中的双降低表面电场横向扩散金属氧化半导体修改而来。双降低表面电场横向扩散金属氧化半导体70亦有四隔离区域241被三个氧化定义区域281隔开来，其中三P型顶层261分别布植于三个氧化定义区域281，三N型轻掺杂区域271布植于氧化定义区域
281之下。隔离区域241、P型顶层261及N型轻掺杂区域271的数量非限缩于上述的实施例。
[0071] 图8及图9根据本发明更进一步绘示其他二实施例，除了有第二N型轻掺杂区域272布植于隔离区域241下方处外，分别与图6及图7所示的实施例相似。
[0072] 本领域技术人员可理解称为N型及P型的掺杂型态，在如上所述的实施例中是可交换。然而，也可于高电压P型阱与P型衬底之间形成一额外的N型内埋层，用以隔离高电压P型阱与衬底。如此一来P型衬底不会直接”看到”高电压施加于高电压P型阱上。
[0073] 本领域技术人员亦可理解本发明可应用于一延伸漏极金属氧化半导(extended drain MOS，EDMOS)。
[0074] 综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的
权利要求范围所界定的为准。
