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信息处理板

阅读:1发布:2022-03-29

专利汇可以提供信息处理板专利检索,专利查询,专利分析的服务。并且本实用新型公开了信息处理板,包括FPGA芯片以及与所述FPGA芯片分别连接的FLASH芯片、RS422串口、差分输出 接口 、IO输出接口、数字输出接口、FPGA测试IO口、 电压 输入端、电压输出端、AD 信号 输入端、DA输出端。提供信息处理板,其应用时采用高速 数字信号 处理(DSP)板,最高运行速度快。板上配置了高速同步 存储器 ,保证使用者有足够大的存储空间、足够快的存取速度。板上提供了多种接口,外部接口均兼容5V TTL电平,方便兼容其他外接设备。,下面是信息处理板专利的具体信息内容。

1.信息处理板,其特征在于,包括FPGA芯片以及与所述FPGA芯片分别连接的FLASH芯片、RS422串口、差分输出接口、IO输出接口、数字输出接口、FPGA测试IO口、电压输入端、电压输出端、AD信号输入端、DA输出端。
2.根据权利要求1所述的信息处理板,其特征在于,还包括与所述FPGA芯片连接的晶振。
3.根据权利要求2所述的信息处理板,其特征在于,所述晶振的振荡频率为40MHz。
4.根据权利要求1所述的信息处理板,其特征在于,所述RS422串口包括1路对外隔离的
3.3V RS422串口。
5.根据权利要求1所述的信息处理板,其特征在于,所述差分输出接口包括1路隔离5V差分输出接口。
6.根据权利要求1所述的信息处理板,其特征在于,所述IO输出接口包括2路IO输出。
7.根据权利要求1所述的信息处理板,其特征在于,所述数字输出接口包括2路数字输出接口。
8.根据权利要求1所述的信息处理板,其特征在于,所述FPGA测试IO口包括5路FPGA测试IO口。
9.根据权利要求1所述的信息处理板,其特征在于,所述电压输入端采用5V输入,电流≤3A,纹波≤50mV,功耗≤10W的输入电压;所述电压输出端采用1路12V输出,电流250-
300mA。
10.根据权利要求1所述的信息处理板,其特征在于,所述AD信号输入端包括4路AD信号输入;所述DA输出端包括2路DA输出。

说明书全文

信息处理板

技术领域

[0001] 本实用新型涉及计算机硬件领域,具体涉及信息处理板。

背景技术

[0002] 信息处理板,可以独立方式工作也可以插在PC机的PCI插槽内工作。它的核心是采用DSP器件,现有的信息处理板运行速度慢,使用者没有足够大的存储空间、足够快的存取速度,且外部接口较少,不容易兼容其他设备,且输入输出不可调节,使用不方便。实用新型内容
[0003] 针对上述问题,提供信息处理板,其应用时采用高速数字信号处理(DSP)板,最高运行速度快。板上配置了高速同步存储器,保证使用者有足够大的存储空间、足够快的存取速度。板上提供了多种接口,外部接口均兼容5V TTL电平,方便兼容其他外接设备。
[0004] 本实用新型通过下述技术方案实现:
[0005] 信息处理板,包括FPGA芯片以及与所述FPGA芯片分别连接的FLASH芯片、RS422串口、差分输出接口、IO输出接口、数字输出接口、FPGA测试IO口、电压输入端、电压输出端、AD信号输入端、DA输出端。
[0006] 进一步的,信息处理板,还包括与所述FPGA芯片连接的晶振。
[0007] 进一步的,信息处理板,所述晶振的振荡频率为40MHz。
[0008] 进一步的,信息处理板,所述RS422串口包括1路对外隔离的3.3V RS422串口。
[0009] 进一步的,信息处理板,所述差分输出接口包括1路隔离5V差分输出接口。
[0010] 进一步的,信息处理板,所述IO输出接口包括2路IO输出。
[0011] 进一步的,信息处理板,所述数字输出接口包括2路数字输出接口。
[0012] 进一步的,信息处理板,所述FPGA测试IO口包括5路FPGA测试IO口。
[0013] 进一步的,信息处理板,所述电压输入端采用5V输入,电流≤3A,纹波≤50mV,功耗≤10W的输入电压;所述电压输出端采用1路12V输出,电流250-300mA。
[0014] 进一步的,信息处理板,所述AD信号输入端包括4路AD信号输入;所述DA输出端包括2路DA输出。
[0015] 本实用新型与现有技术相比,具有如下的优点和有益效果:
[0016] 1、本实用新型应用时采用高速数字信号处理板,最高运行速度快。
[0017] 2、本实用新型板上配置了高速同步存储器,保证使用者有足够大的存储空间、足够快的存取速度。
[0018] 3、本实用新型板上提供了多种接口,外部接口均兼容5V TTL电平,方便兼容其他外接设备。附图说明
[0019] 此处所说明的附图用来提供对本实用新型实施例的进一步理解,构成本申请的一部分,并不构成对本实用新型实施例的限定。在附图中:
[0020] 图1为本实用新型结构示意图。
[0021] 附图中标记及对应的零部件名称:

具体实施方式

[0022] 为使本实用新型的目的、技术方案和优点更加清楚明白,下面结合实施例和附图,对本实用新型作进一步的详细说明,本实用新型的示意性实施方式及其说明仅用于解释本实用新型,并不作为对本实用新型的限定。
[0023] 实施例
[0024] 如图1所示,信息处理板,包括FPGA芯片以及与所述FPGA芯片分别连接的FLASH芯片、RS422串口、差分输出接口、IO输出接口、数字输出接口、FPGA测试IO口、电压输入端、电压输出端、AD信号输入端、DA输出端。
[0025] 还包括与所述FPGA芯片连接的晶振。
[0026] 所述晶振的振荡频率为40MHz。
[0027] 所述RS422串口包括1路对外隔离的3.3V RS422串口。
[0028] 所述差分输出接口包括1路隔离5V差分输出接口。
[0029] 所述IO输出接口包括2路IO输出。
[0030] 所述数字输出接口包括2路数字输出接口。
[0031] 所述FPGA测试IO口包括5路FPGA测试IO口。
[0032] 所述电压输入端采用5V输入,电流≤3A,纹波≤50mV,功耗≤10W的输入电压;所述电压输出端采用1路12V输出,电流250-300mA。
[0033] 所述AD信号输入端包括4路AD信号输入;所述DA输出端包括2路DA输出。
[0034] 本申请中的FPGA芯片,控制AD和DA的工作状态;FLASH芯片采用1片大容量FLASH存储固化数据,由FPGA控制;1路对外隔离的3.3V RS422串口(图1中的隔离RS422);具有1路隔离5V差分输出接口,信号来自FPGA,并需实现FPGA控制物理接通或断开此对外接口,目的是避开可能的外部干扰(图1中的隔离5V差分输出);具有2路IO输出,由FPGA的IO输出经放大电路输出12V接到对外接口焊盘(图1中的2路模拟输出);具有2路数字输出,由FPGA输出;具有5路FPGA测试IO口,接到对外接口焊盘(图1中5路测试IO);具有FPGA JTAG口接到对外接口焊盘(图1中JTAG);具有1路5V输入,电流≤3A,纹波≤50mV,功耗≤10W;具有1路12V输出,电流250-300mA;具有4路AD信号输入(图1中的4路模拟输入);提供2路DA输出,1路控制603增益,1路连到焊盘备用。
[0035] 主要硬件型号要求
[0036] FPGA:选用XC7A200T-2SBG484I;
[0037] 晶振:选用晶宇兴TC53-NAGIC-40MHz,工作温度-40℃~+85℃、频率稳定度±1ppm;
[0038] Flash:选用S29GL512P;
[0039] 对外5V差分输出采用MAX488,隔离光耦器件自定,确保上升沿时间尽量小;
[0040] 本实施例中,FPGA芯片采用XILINX公司的ARTIX 7系列芯片,具体型号是XC7A200T-2SBG484I,该FPGA集成了6个I/O BANK,启动模式为SPI加载模式,配置芯片选择N25Q256A,晶振选用晶宇兴TC53-NAGIC-40MHz,工作温度-40℃~+85℃,频率稳定度为±1ppm。输出40MHz时钟到FPGA的全局时钟管脚,作为FPGA的工作时钟;同时在FPGA内部经过相环输出200MHz差分LVDS时钟,作为四通道ADC的采样时钟。
[0041] 以上所述的具体实施方式,对本实用新型的目的、技术方案和有益效果进行了进一步详细说明,所应理解的是,以上所述仅为本实用新型的具体实施方式而已,并不用于限定本实用新型的保护范围,凡在本实用新型的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本实用新型的保护范围之内。
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