半导体器件
阅读：576发布：2023-12-24
专利汇可以提供半导体器件专利检索，专利查询，专利分析的服务。并且提供一种 半导体 器件，其具有改善的特性。该半导体器件的衬底上方具有第一 缓冲层 (GaN)，第二缓冲层(AlGaN)， 沟道 层以及阻挡层，贯穿阻挡层并到达沟道层中部的沟槽，经由栅绝缘膜设置在沟槽中的栅 电极 ，以及分别形成在栅电极两侧的源电极和漏电极。通过到达第一缓冲层的通孔中的耦合部，缓冲层和源电极彼此电耦合。由于二维 电子 气产生在这两个缓冲层之间的界面附近，因此半导体器件可具有增大的 阈值 电压 以及改善的常闭特性。，下面是半导体器件专利的具体信息内容。
1.一种半导体器件，包括：
形成在衬底上方的第一氮化物半导体层；
形成在所述第一氮化物半导体层上方的第二氮化物半导体层；
形成在所述第二氮化物半导体层上方的第三氮化物半导体层；
形成在所述第三氮化物半导体层上方的第四氮化物半导体层；
贯穿所述第四氮化物半导体层并且到达所述第三氮化物半导体层的中部的沟槽；
经由栅绝缘膜设置在所述沟槽中的栅电极；以及
分别形成在所述栅电极的两侧的所述第四氮化物半导体层上方的第一电极和第二电极，
其中所述第四氮化物半导体层具有比所述第三氮化物半导体层的电子亲和势小的电子亲和势，
其中所述第三氮化物半导体层具有比所述第二氮化物半导体层的电子亲和势大的电子亲和势，
其中所述第二氮化物半导体层具有比所述第一氮化物半导体层的电子亲和势小的电子亲和势，
其中所述第一电极经由到达所述第一氮化物半导体层的通孔耦合至所述第一氮化物半导体层，并且
其中所述第二氮化物半导体层的第一厚度大于所述第三氮化物半导体层的第二厚度。
2.根据权利要求1所述的半导体器件，
其中所述第一电极具有与所述第一氮化物半导体层的电势相等的电势。
3.根据权利要求1所述的半导体器件，
其中所述第一电极和所述第一氮化物半导体层中的每一个的电势都为地电势。
4.根据权利要求1所述的半导体器件，
其中所述第一电极经由第一耦合部耦合至所述第一氮化物半导体层。
5.根据权利要求4所述的半导体器件，
其中所述第一耦合部设置在所述通孔中，所述通孔贯穿所述第四氮化物半导体层、所述第三氮化物半导体层以及所述第二氮化物半导体层并且到达所述第一氮化物半导体层。
6.根据权利要求5所述的半导体器件，
其中所述第一耦合部在其上方具有所述第一电极。
7.根据权利要求1所述的半导体器件，
其中所述第二氮化物半导体层是AlGaN层，并且所述第一氮化物半导体层是GaN层。
8.根据权利要求7所述的半导体器件，
其中所述第四氮化物半导体层是AlGaN层，并且所述第三氮化物半导体层是GaN层。
9.根据权利要求8所述的半导体器件，
其中所述第四氮化物半导体层具有比所述第二氮化物半导体层的Al含量多的Al含量。
10.根据权利要求7所述的半导体器件，
其中所述第二氮化物半导体层具有重量的3％或更多但不多于重量的8％的Al含量。
11.一种半导体器件，包括：
形成在衬底上方的第一氮化物半导体层；
形成在所述第一氮化物半导体层上方的第二氮化物半导体层；
形成在所述第二氮化物半导体层上方的第三氮化物半导体层；
形成在所述第三氮化物半导体层上方的第四氮化物半导体层；
贯穿所述第四氮化物半导体层并且到达所述第三氮化物半导体层的中部的沟槽；
经由栅绝缘膜设置在所述沟槽中的栅电极；以及
分别形成在所述栅电极的两侧的所述第四氮化物半导体层上方的第一电极和第二电极，
其中所述第四氮化物半导体层具有比所述第三氮化物半导体层的电子亲和势小的电子亲和势，
其中所述第三氮化物半导体层具有比所述第二氮化物半导体层的电子亲和势大的电子亲和势，
其中所述第二氮化物半导体层具有比所述第一氮化物半导体层的电子亲和势小的电子亲和势，并且
其中所述第一电极耦合至所述第一氮化物半导体层，
其中所述衬底具有第一区和第二区，
其中所述栅电极、所述第一电极和所述第二电极形成在所述第一区中，其中所述第二区是形成在所述第四氮化物半导体层和所述第三氮化物半导体层中的元件隔离区，
其中所述第一电极和所述第一氮化物半导体层经由第一耦合部彼此耦合，其中所述第一耦合部设置在通孔中，所述通孔贯穿所述元件隔离区和所述第二氮化物半导体层并且到达所述第一氮化物半导体层，并且
其中所述第二氮化物半导体层的第一厚度大于所述第三氮化物半导体层的第二厚度。
12.根据权利要求11所述的半导体器件，
其中所述第一耦合部在其上方具有要电耦合至所述第一电极的第一端子部。
13.根据权利要求11所述的半导体器件，
其中所述第二氮化物半导体层是AlGaN层，并且所述第一氮化物半导体层是GaN层。
14.根据权利要求13所述的半导体器件，
其中所述第四氮化物半导体层是AlGaN层，并且所述第三氮化物半导体层是GaN层。
15.根据权利要求14所述的半导体器件，
其中所述第四氮化物半导体层具有比所述第二氮化物半导体层的Al含量多的Al含量。
16.根据权利要求13所述的半导体器件，
其中所述第二氮化物半导体层具有重量的3％或更多但不多于重量的8％的Al含量。
17.一种半导体器件，包括：
形成在衬底上方的第一氮化物半导体层；
形成在所述第一氮化物半导体层上方的第二氮化物半导体层；
形成在所述第二氮化物半导体层上方的第三氮化物半导体层；
形成在所述第三氮化物半导体层上方的第四氮化物半导体层；
贯穿所述第四氮化物半导体层并且到达所述第三氮化物半导体层的中部的沟槽；
经由栅绝缘膜设置在所述沟槽中的栅电极；
分别形成在所述栅电极的两侧的所述第四氮化物半导体层上方的第一电极和第二电极，以及
设置在通孔中的第一耦合部，所述通孔从作为所述衬底的下侧的背表面侧开始贯穿所述衬底并且到达所述第一氮化物半导体层，
其中所述第四氮化物半导体层具有比所述第三氮化物半导体层的电子亲和势小的电子亲和势，
其中所述第三氮化物半导体层具有比所述第二氮化物半导体层的电子亲和势大的电子亲和势，并且
其中所述第二氮化物半导体层具有比所述第一氮化物半导体层的电子亲和势小的电子亲和势，并且
其中所述第二氮化物半导体层的第一厚度大于所述第三氮化物半导体层的第二厚度。
18.根据权利要求17所述的半导体器件，
其中所述第一电极具有与所述第一氮化物半导体层的电势相等的电势。
19.根据权利要求17所述的半导体器件，
其中所述第四氮化物半导体层和所述第二氮化物半导体层每个均为AlGaN层，并且所述第三氮化物半导体层和所述第一氮化物半导体层每个均为GaN层。
20.根据权利要求19所述的半导体器件，
其中所述第四氮化物半导体层具有比所述第二氮化物半导体层的Al含量多的Al含量。
半导体器件
[0001] 相关申请交叉引用
技术领域
[0003] 本发明涉及一种半导体器件并且例如适用于采用氮化物半导体的半导体器件中。
背景技术
[0004] 因为诸如氮化镓(GaN)的氮化物半导体具有大于硅(Si)的带隙并具有大的临界电场，因此能够实现高击穿电压以及低损耗功率器件。但是这种功率器件是常开型，因此在研究为器件提供常闭特性的栅结构。
[0005] 例如，专利文献1(日本未审专利申请公布No.2009-9993)公开了一种半导体器件，在其硅pin二极管上具有采用AlGaN/GaN异质结结构的HEFT。这种半导体器件的源电极通过贯穿阻挡层，沟道层以及缓冲层并到达p型硅层的沟槽耦合至p型硅层。
[0006] 专利文献2(日本未审专利申请公布No.2007-103451)公开了一种常闭型半导体器件，其具有由Al0.2Ga0.8N层，GaN层以及InGaN层组成的层叠部。
[0008] [专利文献]
[0009] [专利文献1]日本未审专利申请公布No.2009-9993
[0010] [专利文献2]日本未审专利申请公布No.2007-103451
[0011] [专利文献3]日本未审专利申请公布No.2009-200096
发明内容
[0012] 本发明人已经致力于如上所述采用氮化物半导体的半导体器件的研究和开发，并且已经对它们的特性改善进行了透彻的研究。特别地，已经对栅泄漏的降低，常闭特性的改善等进行了透彻的研究。在研究过程中，已经发现采用氮化物半导体的半导体器件特性存在进一步提升的空间。
[0013] 本文说明书以及附图将使另外的问题和新颖的特征显而易见。
[0014] 以下将简要概述本文公开的实施例中的典型实施例。
[0015] 本文公开的第一实施例中所示的半导体器件具有各形成在衬底上方的第一氮化物半导体层，第二氮化物半导体层，第三氮化物半导体层以及第四氮化物半导体层。其还具有设置在第三氮化物半导体层上方的栅电极以及分别形成在栅电极两侧的第一电极和第二电极。第一氮化物半导体层耦合至第一电极。
[0016] 本文公开并在以下典型实施例中示出的半导体器件具有改善的特性。
附图说明
[0017] 图1是示意性示出第一实施例的半导体器件的构造的截面图；
[0018] 图2是示出比较示例的半导体器件(MISFET)的构造的截面图；
[0019] 图3是比较示例的半导体器件(MISFET)的栅电极部分的深度方向上的带隙图；
[0020] 图4是当栅电压设定在阈值电压时，第一实施例的半导体器件(MISFET)的栅电极部分的深度方向上的带隙图；
[0021] 图5是示出第一实施例的半导体器件的构造的截面图；
[0022] 图6是示出第一实施例的半导体器件的构造的平面图；
[0023] 图7是示出第一实施例的半导体器件的制造步骤的截面图；
[0024] 图8是示出图7之后的第一实施例的半导体器件的制造步骤的截面图；
[0025] 图9是示出图8之后的第一实施例的半导体器件的制造步骤的截面图；
[0026] 图10是示出图9之后的第一实施例的半导体器件的制造步骤的截面图；
[0027] 图11是示出图10之后的第一实施例的半导体器件的制造步骤的截面图；
[0028] 图12是示出图11之后的第一实施例的半导体器件的制造步骤的截面图；
[0029] 图13是示出第一实施例的半导体器件(MISFET)中缓冲层BU2的Al含量和阈值电压之间关系的曲线图；
[0030] 图14是示出第一实施例的半导体器件(MISFET)中缓冲层BU2的Al含量和导通电阻之间关系的曲线图；
[0031] 图15是示意性示出第二实施例的半导体器件的构造的截面图；
[0032] 图16是示出第二实施例的半导体器件的构造的截面图；
[0033] 图17是示出第二实施例的半导体器件的构造的平面图；
[0034] 图18是示出第二实施例的半导体器件的制造步骤的截面图；
[0035] 图19是示出图18之后的第二实施例的半导体器件的制造步骤的截面图；
[0036] 图20是示出图19之后的第二实施例的半导体器件的制造步骤的截面图；
[0037] 图21是示出图20之后的第二实施例的半导体器件的制造步骤的截面图；
[0038] 图22是示意性示出第三实施例的半导体器件的构造的截面图；
[0039] 图23是示出第三实施例的半导体器件的构造的截面图；
[0040] 图24是示出第三实施例的半导体器件的构造的平面图；
[0041] 图25是示出第三实施例的半导体器件的制造步骤的截面图；
[0042] 图26是示出图25之后的第三实施例的半导体器件的制造步骤的截面图；
[0043] 图27是示出图26之后的第三实施例的半导体器件的制造步骤的截面图；
[0044] 图28是示出图27之后的第三实施例的半导体器件的制造步骤的截面图；
[0045] 图29是示出第一实施例的另一构造的截面图。
具体实施方式
[0046] 在以下实施例中，为了方便起见，如果必要，则在分成多个部分或实施例之后进行说明。除非另外特别说明，否则这些部分或实施例彼此相关，但是它们中的一个可以是另一个的一部分或整体的变型示例，应用示例，详细说明，补充说明等等。在以下实施例中，当涉及元件数量(包括数量，数值，量，范围等)时，除非另外特别说明或原则上该数量显然限于特定数量，否则数量不限于特定数量而是可以是大于或小于特定数量。
[0047] 此外，在以下实施例中，除非另外特别说明或原则上显然必要，否则组成部分(包括部分步骤等)通常不是必要的。类似地，在以下实施例中，当涉及组成部分的形状，位置关系等时，除非另外特别说明或原则上显然不同，否则基本上与其近似或类似的也涵盖其中。这也适用于上述数量(包括数量，数值，量，范围等等)。
[0048] 以下将根据附图详细说明实施例，在用于说明实施例的所有附图中，具有相同功能的构件将由相同或相似的参考数字表示并省略重复说明。当存在彼此类似的多个构件(位置)时，符号可添加至表示通用术语的参考数字中，以便显示独立或特定的位置。在以下实施例中，除非另外特别必要，否则原则上不再重复相同或相似部分的说明。
[0049] 在以下实施例中采用的附图中，有时即使截面图也不存在阴影，以有助于理解，或即使平面图也可存在阴影，以有助于理解。
[0050] 在截面图和平面图中，各个位置的尺寸并未对应实际器件的尺寸。为了有助于理解，可相对放大特定位置的尺寸。即使在截面图和平面图彼此对应时，特定位置的尺寸也可被相对的放大以有助于附图的理解。
[0051] (第一实施例)
[0052] 以下将参考附图具体说明本实施例的半导体器件。
[0053] [结构说明]
[0054] 图1是示意性示出本实施例的半导体器件的构造的截面图。图1中所示的本实施例的半导体器件(半导体元件)是采用氮化物半导体的MIS(金属绝缘体半导体)型场效应晶体管(FET)。这种半导体器件可用作高电子迁移率晶体管(HEMT)型功率晶体管。本实施例的半导体器件是所谓的凹栅型半导体器件。
[0055] 本实施例的半导体器件在其衬底S上具有依次形成的成核层NUL，超晶格层，缓冲层BU1，缓冲层BU2，沟道层(也称为“电子运行层”)CH，以及阻挡层BA。
[0056] 成核层NUL由氮化物半导体层制成。超晶格层SL由多个氮化物半导体层制成。缓冲层BU1由氮化物半导体层制成且缓冲层BU2由具有小于缓冲层BU1的电子亲和势的氮化物半导体层制成。沟道层CH由具有大于缓冲层BU2的电子亲和势的氮化物半导体层制成。阻挡层BA由具有小于沟道层CH的电子亲和势的氮化物半导体层制成。
[0057] 对于衬底S来说，例如可采用由包含p型杂质的Si(硅)制成的衬底(p+Si衬底)。替代由硅制成的上述衬底，由诸如GaN的氮化物半导体制成的衬底也可用作衬底S。也可采用由AlN,SiC，蓝宝石等制成的衬底。
[0059] 超晶格层SL形成为改善将要在其上形成的氮化物半导体的结晶度，且同时缓和将要层叠的氮化物半导体的膜应力。对于超晶格层SL来说，通过多个循环，层叠氮化镓(GaN)层和氮化铝(AlN)层的层叠膜(AlN/GaN膜)获得超晶格结构。
[0060] 缓冲层BU1例如由GaN层的氮化物半导体层制成。GaN层例如具有约100nm的厚度。
[0061] 缓冲层BU2由具有小于缓冲层BU1的电子亲和势的氮化物半导体层制成。缓冲层BU2例如由AlGaN层制成。AlGaN层例如具有约1000nm的厚度。
[0062] 沟道层CH由具有大于缓冲层BU2的电子亲和势的氮化物半导体层制成。沟道层CH例如由GaN层制成。GaN层例如具有约50nm的厚度。
[0063] 阻挡层BA由具有小于沟道层CH的电子亲和势的氮化物半导体层制成。阻挡层BA例如由AlGaN层制成。AlGaN层例如具有约15nm的厚度且Al含量例如约为20％(Al0.2Ga0.8N)。
[0064] 本实施例的MISFET在其沟道层CH上方具有通过栅绝缘膜GI形成的栅电极GE以及分别位于栅电极GE两侧的源电极SE和漏电极DE。漏电极DE设置在阻挡层BA上且源电极SE设置在耦合部VIA上。栅电极GE经由栅绝缘膜GI位于贯穿阻挡层BA并到达沟道层CH中部的沟槽(也称为“凹槽”或“凹陷”)T中。
[0066] 对于栅电极GE来说，例如可采用氮化钛(TiN)膜。氮化钛膜例如具有约200nm的厚度。
[0067] 对于源电极SE和漏电极DE来说，例如可采用通过在TiN膜上层叠Al膜获得的层叠膜。TiN膜例如具有约50nm厚度且Al膜例如具有约1000nm厚度。对于源电极SE和漏电极DE的材料来说，可采用任何能与下层氮化物半导体层形成欧姆接触的材料。
[0068] 对于耦合部VIA来说，类似于上述源电极SE和漏电极DE，可采用通过在TiN膜上层叠Al膜获得的层叠膜。TiN膜例如具有约50nm厚度且Al膜例如具有约1000nm厚度。对于构成耦合部VIA的材料来说，可采用任何能与设置在通孔TH底部上的氮化物半导体层形成欧姆接触的材料。构成源电极SE，漏电极DE以及耦合部VIA的主要元素Al通过在Al膜形成之后执行的连续热处理(但是直至550℃)而与氮化物半导体层形成欧姆接触。
[0069] 栅电极GE上具有层间绝缘膜，且源电极SE，漏电极DE以及层间绝缘膜上具有保护膜(参考图5)。对于层间绝缘膜来说，例如可采用诸如氧化硅膜的绝缘膜，而对于保护膜来说，可采用诸如氮氧化硅(SiON)膜的绝缘膜。
[0070] 以下将说明这种MISFET的一个操作示例。例如，当通过施加足以达到正侧的栅偏压而导通时，电流借助作为载流子的直接在栅电极GE下积累的电子而流动。在源电极SE部分和栅电极GE部分之间，以及在栅电极GE部分和漏电极DE部分之间，电流借助产生在阻挡层BA和沟道层CH之间的界面处并作为载流子的高迁移率二维电子气2DEG1流动。当通过施加足以达到负侧的栅偏压而截止时，由于二维电子气2DEG1的耗尽，因此其可承受在源和漏之间的高电压施加过程中的高电压。在从截止态转换至导通态时的阈值栅电压是一个重要的参数，且这里通过每单位面积的漏电流(1E-5A/mm)来定义。
[0071] 根据本实施例，缓冲层BU1和具有小于缓冲层BU1的电子亲和势的缓冲层BU2的层叠部提供在沟道层CH下，并提供到达比这些缓冲层之间的界面更低位置且耦合至源电极SE的耦合部VIA。这能使耦合部VIA将缓冲层BU1的电势接近源电势(例如地电势)且还能在缓冲层BU1和缓冲层BU2之间的界面处产生二维电子气2DEG2。因此，如将在下文所述的，可实现阈值电压的增大以及常闭特性的改善。
[0072] 图2是示出比较示例的半导体器件(MISFET)的构造的截面图。图2中所示的比较示例的半导体器件没有配备耦合部VIA。图3是比较示例的半导体器件(MISFET)的栅电极部的深度方向上的带隙图。图4是当第一实施例的半导体器件(MISFET)的栅电压设定为阈值电压时的栅电极部的深度方向上的带隙图，并且示出二维电子气2DEG2的情况。
[0073] 如图3中所示，当没有如图2中所示提供耦合部VIA时，将不可避免的抑制阈值电压的增大。
[0074] 具体来说，因为如图3中所示，存在于沟道层(GaN)CH和缓冲层(AlGaN)BU2之间的界面处的负极化电荷(-σpol)升高电子的电势，这能有效抑制泄漏电流并增大阈值电压。但是当缓冲层(AlGaN)BU2下具有包括小于缓冲层(AlGaN)BU2的电子亲和势的氮化物半导体层(这里是指缓冲层(GaN)BU1)时，存在幅值类似于上述负极化电荷(-σpol)的正极化电荷(+σpol)且其偏移负极化电荷(-σpol)，使得不能实现预期阈值电压的增大。以这种方式，抑制了阈值电压的增大。
[0075] 另一方面，如图4中所示，当在缓冲层(AlGaN)BU2和缓冲层(GaN)BU1之间的界面处产生二维电子气2DEG2时，正极化电荷(+σpol)借助这种二维电子气2DEG2而偏移，致使缓冲层(GaN)BU1和缓冲层(AlGaN)BU2之间的界面处的净电荷急剧下降。因此，存在于沟道层(GaN)CH和缓冲层(AlGaN)BU2之间的界面处的负极化电荷(-σpol)没有偏移且可实现阈值电压的增大以及常闭特性的改善。
[0076] 以下将参考图4说明适于有效致使阈值增大效应的条件。
[0077] 存在于沟道层(GaN)CH和缓冲层(AlGaN)BU2之间的界面处的负极化电荷–σpol(σpol>0)再没有施加外部电压的情况下将正斥电荷(+σM)吸引至栅电极GE一侧。因此产生从栅电极GE一侧延伸至负极化电荷的电场EGaN。当栅电压Vg与阈值电压Vth一致时的带隙对齐如图4中所示。除非栅绝缘膜在其内部或其界面具有电荷，否则栅绝缘膜中的电场Eox由以下关系方程(方程1)确定：
[0078] εGaN·EGaN＝εox·Eox...(方程1)
[0079] 其中εGaN表示GaN的比介电常数且εox表示栅绝缘膜的比介电常数。
[0080] 此时，内建电压Vox(＝Eox·tox)施加至具有tox厚度的栅绝缘膜且阈值电压通过这种内建电压而增大。阈值电压Vth可由以下关系方程(方程2)表达：
[0081] Vth＝φB+Eox·tox-ΔEC...(方程2)
[0082] 其中相对于构成栅电极的金属的势垒高度由φB表示且栅绝缘膜和沟道层(GaN)CH之间的带隙不连续性由ΔEC表示。
[0083] 随后将方程1代入方程(2)以获得以下有理方程(方程3)，其中阈值电压Vth是沟道层(GaN)CH的电场EGaN的函数。
[0084] Vth＝φB+(εGaN/εox)·EGaN·tox-ΔEC...(方程3)
[0085] 方程3示出随着沟道层(GaN)CH的电场EGaN增大，阈值电压Vth增大至更大的正侧。
[0086] 以下示出电场EGaN和负极化电荷–σpol(σpol>0)之间的关系。在以下方程中，“σpol”由“σp”简单表示。高斯定律应用至沟道层(GaN)CH和缓冲层(AlGaN)BU2之间的界面而得出以下有理方程(方程4)。
[0087] σp＝εGaN·EGaN+εAlGaN·EAlGaN...(方程4)
[0088] 因为沟道层(GaN)CH和缓冲层(AlGaN)BU2中的电位降彼此相等，因此可获得以下有理方程(方程5)。
[0089] tGaN·EGaN＝tAlGaN·EAlGaN...(方程5)
[0090] 随后，从方程4和方程5中消除EAlGaN得到以下有理方程(方程6)。
[0091] EGaN＝tAlGaN·σp/(tAlGaN·εGaN+tGaN·εAlGaN)...(方程6)
[0092] 众所周知，随着缓冲层(AlGaN)BU2的Al浓度的增大，负极化电荷的绝对值σp变得更大。因此从方程3和方程6中显而易见的是随着Al浓度增大，阈值电压Vth变得更高。以下将对这种Al浓度进行说明(参考图13和14)。
[0093] 从方程6中还显而易见的是(缓冲层厚度)/(沟道层厚度)比(tAlGaN/tGaN)越大，则阈值电压增大效应越大。方程3示出在EGaN>0时，栅绝缘膜的厚度tox越大，则阈值电压越高，但是希望形成具有满足必要的栅击穿耐久性的最小厚度的栅绝缘膜，因为栅极驱动能力随tox增大而降低。
[0094] 因此，负极化电荷引起栅电极GE侧面上以及衬底S侧面上的电场。这些电场的比值被确定为与(缓冲层(AlGaN)BU的厚度)/(沟道层(GaN)CH的厚度)比成反比，因此缓冲层(AlGaN)BU2的厚度被制造得更大以便增强阈值电压增大效应。例如，缓冲层(AlGaN)BU2优选厚于沟道层(GaN)CH。缓冲层(AlGaN)BU2更优选比沟道层(GaN)CH的厚度大10倍或更大。
[0095] 应当注意在稳态下不必须产生上述二维电子气2DEG2。例如，由于栅电压Vg增大而致使直至栅电压Vg到达阈值电压Vth的二维电子气2DEG2的产生具有阈值电压增大效应。
[0096] 将参考图5和6进一步详细说明第一实施例的半导体器件。图5是示出本实施例的半导体器件的构造的截面图。图6是示出本实施例的半导体器件的构造的平面图。图5对应于图6的截面A-A。
[0097] 图5中所示的半导体器件类似于图1中所示的半导体器件，衬底S上依次具有成核层NUL，超晶格层SL，缓冲层BU1，缓冲层BU2，沟道层CH以及阻挡层BA。阻挡层BA上具有绝缘膜IF1。
[0098] 这种半导体器件在其沟道层CH上方具有通过栅绝缘膜GI形成的栅电极GE以及分别形成在栅电极GE两侧的源电极SE和漏电极DE。栅电极GE通过栅绝缘膜GI位于贯穿栅绝缘膜IF1以及阻挡层BA并到达沟道层CH中部的沟槽T中。栅电极GE上具有层间绝缘膜IL1。
[0099] 源电极SE下具有通孔(也称为“孔”，“洞”或“凹陷”)TH。这个通孔TH由导电膜填充并构造耦合部VIA。如上所述，耦合部VIA耦合(欧姆耦合)至缓冲层BU1。
[0101] 衬底S的背侧上具有背表面电极BE。
[0102] 如图6中所示，漏电极DE具有矩形平面形状，其具有Y方向上的长边。多个线性漏电极DE在X方向上以预定间隔设置。源电极SE具有矩形平面形状，其具有Y方向上的长边。多个线性源电极SE在X方向上以预定间隔设置。各个源电极SE以及各个漏电极DE沿X方向交替设置。
[0103] 漏电极DE下具有将作为漏电极DE和阻挡层BA之间的耦合部的接触孔C1D。接触孔C1D具有矩形平面形状，其具有Y方向上的长边。源电极SE下具有通孔TH(耦合部VIA)。通孔TH(耦合部VIA)具有矩形平面形状，其具有Y方向上的长边。
[0104] 漏电极DE和源电极SE之间具有栅电极GE。栅电极GE具有矩形形状，其具有Y方向上的长边。
[0105] 漏电极DE通过漏极焊盘(也称为“端子部”)DP彼此耦合。漏极焊盘DP设置为在漏电极DE的一端侧(图6中的下侧)上的X方向上延伸。换言之，漏电极DE设置为在Y方向上从在X方向上延伸的漏极焊盘DP突起。这种形状有时被称为“梳形”。
[0106] 源电极SE通过源极焊盘(也称为“端子部”)SP彼此耦合。源极焊盘SP设置为在源电极SE的另一端侧(图6中的上侧)上的X方向上延伸。换言之，源电极SE设置为在Y方向上从在X方向上延伸的源极焊盘SP突起。这种形状有时被称为“梳形”。
[0107] 栅电极GE通过栅极线GL彼此耦合。这种栅极线GL设置为在栅电极GE的一端侧(图6中的上侧)上在X方向上延伸。换言之，栅电极GE设置为在Y方向上从在X方向上延伸的栅极线GL突起。栅极线GL耦合至例如在栅极线GL的X方向上提供在两侧(图6中仅示出右侧的栅极焊盘)上的栅极焊盘GP。
[0108] 源电极SE，漏电极DE以及栅电极GE主要设置在由元件隔离区(ISO)围绕的有源区AC上。有源区AC具有矩形平面形状，其在X方向上具有长边。另一方面，漏极焊盘DP，栅极线GL以及源极焊盘SP设置在元件隔离区(ISO)上。有源区AC和源极焊盘SP之间具有栅极线GL。
[0109] 源电极SE下具有通孔(也称为“孔”，“洞”或“凹陷”)TH。这种通孔TH填充有导电膜且它们构成耦合部VIA。如上所述，耦合部VIA耦合至缓冲层BU1。
[0110] 如上所述，耦合部VIA和源极焊盘SP，以及漏极焊盘DP分别与源电极SE和漏电极DE集成。因此源极焊盘SP和漏极焊盘DP由与源电极SE和漏电极DE相同的材料制成。
[0111] [制造方法的说明]
[0112] 以下参考图7至12，将说明制造本实施例的半导体器件的方法，且同时将使半导体器件的构造更加清晰。图7至12是示出本实施例的半导体器件的制造步骤的截面图。
[0113] 如图7中所示，成核层NUL以及超晶格层L顺序形成在衬底S上。对于衬底S来说，例如采用由具有暴露的(111)面的硅(Si)制成的半导体衬底且对于成核层NUL来说，例如具有约200nm厚度的氮化铝(AlN)层通过金属有机化学气相沉积(MOCVD)等异质外延生长在衬底上。
[0114] 对于衬底S来说，不仅可采用上述硅，而且可采用由SiC或蓝宝石制成的衬底。此外，通常，成核层NUL和之后形成的氮化物半导体层(III-V族化合物半导体层)以及成核层NUL都通过III族元素面生长(在本实施例中是指镓面生长或铝面生长)而形成。
[0115] 随后，在成核层NUL上，通过重复层叠氮化镓(GaN)层和氮化铝(AlN)层的层叠膜(AlN/GaN膜)，超晶格结构形成为超晶格层SL。例如，约20nm厚度的氮化镓(GaN)层以及约5nm厚度的氮化铝(AlN)层通过金属有机气相沉积等交替异质外延生长。例如形成40层的层叠膜。这种层叠膜可在掺杂碳(C)的同时生长。
[0116] 随后，对于缓冲层BU1来说，氮化镓层(i-GaN层)通过金属有机气相沉积等异质外延生长在超晶格层SL上。此时，在没有故意掺杂杂质的情况下生长。缓冲层BU1例如具有约100nm的厚度。对于缓冲层BU1来说，可替代采用包含p型杂质的氮化镓层(p-GaN层)。
[0117] 随后，对于缓冲层BU2来说，AlGaN层通过金属有机气相沉积等异质外延生长在缓冲层BU1上。在没有故意掺杂杂质的情况下生长。缓冲层BU2例如具有约1000nm的厚度。
[0118] 随后，沟道层CH形成在缓冲层BU2上。例如，氮化镓层通过金属有机气相沉积等异质外延生长在缓冲层BU2上。此时，在没有故意掺杂杂质的情况下生长。最终的沟道层CH具有例如约50nm的厚度。
[0119] 随后，对于阻挡层BA来说，例如，AlGaN层通过金属有机气相沉积等异质外延生长在沟道层CH上。例如，Al和Ga含量分别设定在0.2和0.8以形成Al0.2Ga0.8N层。形成为阻挡层BA的AlGaN层中的Al含量大于形成为缓冲层BU2的AlGaN层中的Al含量。
[0120] 以此方式，形成缓冲层BU1，缓冲层BU2，沟道层CH以及阻挡层BA的层叠膜。在层叠膜中，如上所述，在缓冲层BU1和缓冲层BU2之间的界面附近产生二维电子气(2DEG2)，同时在沟道层CH和阻挡层BA之间的界面附近产生二维电子气(2DEG1)(参考图1)。
[0122] 随后，形成用于对元件隔离区进行开口的光刻胶膜(未示出)且借助这种光刻胶膜作为掩膜，注入氮离子以形成元件隔离区(未示出)。诸如氮(N)或硼(B)的离子种类的注入改变晶体状态并增大电阻。由元件隔离区围绕的区域变成有源区AC(参考图6)。
[0124] 随后，如图8中所示，借助绝缘膜IF1作为掩膜，干蚀刻阻挡层BA以及沟道层CH以形成贯穿阻挡层BA并到达沟道层CH中部的沟槽T。此时，用于栅极线GL的沟槽可形成在元件隔离区中(参考图6)。
[0125] 随后，如图9中所示，栅电极GE形成在绝缘膜IF1上且还经由栅绝缘膜GI形成在沟槽T中。例如，对于栅绝缘膜GI来说，约50nm厚的氧化铝膜通过ALD(原子层沉积)等沉积在绝缘膜IF1上以及沟槽T中。
[0126] 替代氧化铝膜，氧化硅膜或具有高于氧化硅膜的介电常数的高介电常数膜可用作栅绝缘膜GI。对于高介电常数膜来说，可采用诸如HfO2膜(氧化铪膜)，氮化铪膜，HfON膜(氮氧化铪膜)，HfSiO膜(硅酸铪膜)，HfSiON膜(氮氧化硅铪膜)或HfAlO膜的铪基绝缘膜。
[0127] 随后，例如，通过溅射等在栅绝缘膜GI上形成约200nm厚的TiN(氮化钛)膜作为导电膜。随后，通过光刻和蚀刻图案化TiN膜以形成栅电极GE和栅极线GL(参考图6)。此时，栅电极GE可被图案化成突出在将在下文说明的漏电极DE一侧的形状。这种突起部被称为“场板电极部”。还在此时，可移除从栅电极GE的两侧暴露的栅绝缘膜GI。
[0128] 随后，如图10中所示，例如，约2000nm厚的氧化硅膜通过PECVD等沉积在栅绝缘膜GI上作为层间绝缘膜IL1以及还沉积在栅电极GE上。
[0129] 随后，接触孔C1S和C1D通过光刻和蚀刻形成在层间绝缘膜IL1，栅绝缘膜GI以及绝缘膜IF1中。接触孔C1S和C1D分别形成在源电极耦合区以及漏电极耦合区中。
[0130] 例如，在各个源电极耦合区以及漏电极耦合区中具有开口部的第一光刻胶膜形成在层间绝缘膜IL1上。随后，借助最终形成的第一光刻胶膜作为掩膜，蚀刻层间绝缘膜IL1，栅绝缘膜GI以及绝缘膜IF1以形成接触孔C1S和C1D。
[0131] 随后，如图11中所示，蚀刻接触孔C1S的底面以进一步形成通孔TH。例如，在第一光刻胶膜移除之后，在通孔形成区(接触孔C1S部)中具有开口部的第二光刻胶膜形成在层间绝缘膜IL1上。随后，借助最终形成的第二光刻胶膜作为掩膜，蚀刻阻挡层BA，沟道层CH，缓冲层BU2以及一部分缓冲层BU1以形成通孔TH。换言之，形成贯穿层间绝缘膜IL1，栅绝缘膜GI，绝缘膜IF1，阻挡层BA，沟道层CH以及缓冲层BU2并且到达缓冲层BU1的中部的通孔TH。以此方式，执行上述蚀刻以便通孔TH具有在缓冲层BU1中的底部。
[0132] 接触孔C1S和C1D以及通孔TH的形成顺序不限于上述顺序。或者，在通孔TH形成之后，可形成接触孔C1D。
[0133] 阻挡层BA从上述步骤中形成的接触孔C1D的底面暴露，且缓冲层BU1从通孔TH的底面暴露。
[0134] 随后，如图12中所示，源电极SE和漏电极DE分别形成在栅电极GE两侧，且耦合部VIA形成在通孔TH中。此外，形成电耦合至源电极SE的源极焊盘SP，同时形成耦合至漏电极DE的漏极焊盘DP(参考图6)。
[0135] 例如，导电膜形成在层间绝缘膜IL1上以及也形成在接触孔C1D和通孔TH中。例如，对于导电膜来说，通过溅射等形成由氮化钛(TiN)膜和位于其上的铝(Al)膜制成的层叠膜(Al/TiN)。氮化钛膜例如具有约50nm的厚度且铝膜例如具有约1000nm的厚度。
[0136] 随后，光刻胶膜(未示出)通过光刻形成在源电极SE，漏电极DE，源极焊盘SP以及漏极焊盘DP的形成区中。借助最终形成的光刻胶膜(未示出)作为掩膜，蚀刻导电膜(Al/TiN)。通过这个步骤，形成通过用导电膜填充通孔TH而获得的耦合部VIA且还形成源电极SE，漏电极DE，源极焊盘SP以及漏极焊盘DP。如图6中所示，源电极SE和漏电极DE具有沿Y方向具有长边的矩形平面形状(线形)。如图6中所示，源极焊盘SP和漏极焊盘DP具有沿X方向具有长边的矩形平面形状(线形)。设置源极焊盘SP以便将多个源电极SE彼此耦合，同时设置漏极焊盘DP以便将多个漏电极DE彼此耦合。
[0137] 源电极SE下具有通过耦合部VIA彼此电耦合的通孔TH以及源电极SE以及缓冲层BU1。
[0138] 随后，保护膜PRO形成在层间绝缘膜IL1上以及还形成在源电极SE，漏电极DE，源极焊盘SP以及漏极焊盘DP上。对于保护膜PRO来说，例如通过CVD等沉积氮氧化硅(SiON)膜(图5)。
[0139] 随后，当衬底S的背表面侧向上时，抛光衬底S的背表面以减薄衬底S。随后，例如通过溅射等在衬底S的背表面上沉积作为导电膜的由氮化钛(TiN)膜和位于其上的铝(Al)膜制成的层叠膜(Al/TiN)以形成背表面电极BE(图5)。
[0140] 通过上述步骤，可制造本实施例的半导体器件。但是上述步骤示出为一个示例且本实施例的半导体器件可通过除上述步骤之外的步骤制造。
[0141] 如上所述，根据本实施例，缓冲层BU1和具有小于缓冲层BU1的电子亲和势的缓冲层BU2的层叠部提供在沟道层CH下，且提供到达这些缓冲层之间的界面下的位置且耦合至源电极SE的耦合部VIA。这能使耦合部VIA使缓冲层BU1的电势接近源极电势(例如地电势)，且还能使二维电子气2DEG2产生在缓冲层BU1和缓冲层BU2之间的界面处。因此，如上所述，可实现阈值电压的增大以及常闭特性的改善。
[0142] 图13是示出本实施例的半导体器件(MISFET)中的缓冲层BU2的Al含量和阈值电压之间关系的曲线图。沿纵轴绘制阈值电压(Vth,[V])且沿横轴绘制Al含量([％])。当Al含量为0％时，阈值电压由于缓冲层(AlGaN)BU2和缓冲层(GaN)BU1之间的界面处的正固定电荷的影响而为负(常开)。另一方面，当Al含量增大时，阈值电压增大。在5％的Al含量时，阈值电压超过“2至3V”，即阈值电压优选适合于常闭操作。
[0143] 图14是示出本实施例的半导体器件(MISFET)中的缓冲层BU2的Al含量和导通电阻之间关系的曲线图。沿纵轴绘制导通电阻(Ron,[Ωmm])且沿横轴绘制Al含量([％])。当Al含量为0％时，导通电阻为15Ωmm。另一方面，当Al含量增大时，导通电阻增大。假设上述情况出现，因为随Al含量增大，阻挡层BA的面内拉伸应变降低且阻挡层BA和沟道层CH之间的界面处的正极化电荷降低，导致二维电子气2DEG1的载流子浓度降低。
[0144] 因此，当Al含量改变时，这是阈值电压和导通电阻之间的折衷关系。因此，Al含量优选为3％或更多但不多于8％，更优选4％或更多但不多于6％。
[0145] (第二实施例)
[0146] 在第一实施例中，源电极SE下具有耦合部VIA，但是源极焊盘SP下可具有耦合部VIA。
[0147] 以下将参考附图详细说明本实施例的半导体器件。
[0148] [结构说明]
[0149] 图15是示意性示出本实施例的半导体器件的构造的截面图。本实施例的半导体器件(半导体元件)是采用氮化物半导体的MIS型场效应晶体管。这种半导体器件可用作高电子迁移率晶体管(HEMT)型功率晶体管。本实施例的半导体器件是所谓的凹栅型半导体器件。
[0150] 对于第一实施例来说，本实施例的半导体器件的衬底S上依次具有成核层NUL，超晶格层SL，缓冲层BU1，缓冲层BU2，沟道层以及阻挡层BA。
[0151] 对于第一实施例来说，本实施例的MISFET在沟道层CH上方具有经由栅绝缘膜GI形成的栅电极GE以及分别形成在栅电极GE两侧的源电极SE和漏电极DE。栅电极GE经由栅绝缘膜GI设置在贯穿阻挡层BA并到达沟道层CH中部的沟槽T中。
[0152] 在本实施例中，元件隔离区ISO上的源极焊盘SP下具有贯穿元件隔离区ISO以及缓冲层BU2并到达设置在其下的缓冲层BU1的耦合部VIA。这种耦合部VIA通过源极焊盘SP耦合至源电极SE。
[0153] 因此，也在本实施例中，缓冲层BU1以及具有小于缓冲层BU1的电子亲和势的缓冲层BU2的层叠部提供在沟道层CH下，且提供到达它们之间的界面下的位置并耦合至源电极SE的耦合部VIA。这能使耦合部VIA使缓冲层BU1的电势接近源极电势(例如地电势)且还能使二维电子气2DEG产生在缓冲层BU1和缓冲层BU2之间的界面处。因此，如第一实施例中具体说明的，可实现阈值电压的增大以及常闭特性的改善。此外，因为耦合部VIA设置在元件隔离区ISO中，因此可实现半导体元件的小型化或高集成度。
[0154] 以下将参考图16和17进一步详细说明第二实施例的半导体器件。图16是示出本实施例的半导体器件的构造的截面图。图17是示出本实施例的半导体器件的构造的平面图。图16对应于图17的截面B-B。除耦合部VIA的形成位置之外的构造都类似于第一实施例，因此将省略类似于第一实施例的构造的详细说明。
[0155] 如图16中所示，与第一实施例中相同，本实施例的半导体器件的衬底S上具有成核层NUL，超晶格层SL，缓冲层BU1，缓冲层BU2，沟道层CH以及阻挡层BA。阻挡层BA上具有绝缘膜IF1。
[0156] 半导体器件在沟道层CH上方具有经由栅绝缘膜GI形成的栅电极GE以及分别位于栅电极GE两侧的源电极SE和漏电极DE。栅电极GE经由栅绝缘膜GI位于贯穿绝缘膜IF1以及阻挡层BA并到达沟道层CH中部的沟槽T中。栅电极GE上具有层间绝缘膜IL1。
[0157] 元件隔离区ISO是形成在阻挡层BA，沟道层CH以及缓冲层BU2中的绝缘区且其为例如通过氮离子注入阻挡层BA，沟道层CH以及缓冲层BU2的一部分中而具有电阻增大的区域。
[0158] 元件隔离区ISO具有在其上源极焊盘之下的通孔(也称为“孔”，“洞”或“凹陷”)TH。这种通孔TH由导电膜填充且它们构成耦合部VIA。如上所述，耦合部VIA耦合至缓冲层BU1。
[0159] 源电极SE和漏电极DE上具有保护膜PRO。
[0160] 衬底S的背表面侧具有背表面电极BE。
[0161] 如图17中所示，多个线性漏电极DE在X方向上以预定距离设置，且多个线性源电极SE在X方向上以预定距离设置。与第一实施例中相同，各个源电极SE以及各个漏电极DE沿X方向交替设置。
[0162] 与第一实施例中相同，漏电极DE下具有将作为漏电极DE和阻挡层BA之间的耦合部的接触孔C1D；且源电极SE下具有将作为源电极SE和阻挡层BA之间的耦合部的接触孔C1D。
[0163] 漏电极DE通过漏极焊盘(也称为“端子部”)DP彼此耦合。这种漏极焊盘DP设置为在漏电极DE的一端侧(图17中的下侧)上的X方向上延伸。
[0164] 源电极SE通过源极焊盘(也称为“端子部”)SP彼此耦合。源极焊盘SP设置为在源电极SE的另一端侧(图17中的上侧)上的X方向上延伸。
[0165] 栅电极GE通过栅极线GL彼此耦合。这种栅极线GL设置为在栅电极GE的一端侧(图17中的上侧)上在X方向上延伸。
[0166] 源电极SE，漏电极DE以及栅电极GE主要设置在由元件隔离区(ISO)围绕的有源区AC上。有源区AC具有矩形平面形状，其在X方向上具有长边。另一方面，漏极焊盘DP，栅极线GL以及源极焊盘SP设置在元件隔离区(ISO)上。有源区AC和源极焊盘SP之间具有栅极线GL。
[0167] 如上所述，源极焊盘SP下具有通孔(也称为“孔”，“洞”或“凹陷”)TH。这种通孔TH中填充有导电膜且它们构成耦合部VIA。如上所述，耦合部VIA电耦合至缓冲层BU1。因此源极焊盘SE和缓冲层BU1通过源极焊盘SP和耦合部VIA彼此电耦合(图16)。
[0168] 分别构成衬底S，成核层NUL，超晶格层SL，缓冲层BU1，缓冲层BU2，沟道层CH，阻挡层BA以及绝缘膜IF1的材料与上述第一实施例相同。
[0169] 分别构成栅绝缘膜GI，栅电极GE，层间绝缘膜IL1以及保护膜PRO的材料与上述第一实施例相同。
[0170] 分别构成源电极SE，漏电极DE，源极焊盘SP，漏极焊盘D以及耦合部VIA的材料与上述第一实施例相同。
[0171] [制造方法说明]
[0172] 以下参考图18至21，将说明制造本实施例的半导体器件的方法且同时，将使半导体器件的构造更加清晰。图18至21是示出本实施例的半导体器件的制造步骤的截面图。
[0173] 如图18中所示，成核层NUL和超晶格层SL依次形成在衬底S上。它们可通过采用第一实施例中说明的材料以与第一实施例类似的方式形成。
[0174] 随后，对于缓冲层BU1来说，氮化镓层(i-GaN层)通过金属有机气相沉积等异质外延生长在超晶格层SL上。此时，在没有故意掺杂杂质的情况下生长。缓冲层BU1例如具有约100nm的厚度。对于缓冲层BU1来说，可采用包含p型杂质的氮化镓层(p-GaN层)。
[0175] 随后，对于缓冲层BU2来说，AlGaN层通过金属有机气相沉积等异质外延生长在缓冲层BU1上。在没有故意掺杂杂质的情况下生长。缓冲层BU2例如具有约1000nm的厚度。
[0176] 随后，沟道层CH形成在缓冲层BU2上。例如，氮化镓层通过金属有机气相沉积等异质外延生长在缓冲层BU2上。此时，在没有故意掺杂杂质的情况下生长。最终的沟道层CH具有例如约50nm的厚度。
[0177] 随后，对于阻挡层BA来说，例如，AlGaN层通过金属有机气相沉积等异质外延生长在沟道层CH上方。例如，Al和Ga含量分别设定在0.2和0.8以形成Al0.2Ga0.8N层。形成为阻挡层BA的AlGaN层中的Al含量大于形成为缓冲层BU2的AlGaN层中的Al含量。
[0178] 以此方式，形成缓冲层BU1，缓冲层BU2，沟道层CH以及阻挡层BA的层叠膜。在层叠膜中，如上所述，在缓冲层BU1和缓冲层BU2之间的界面附近产生二维电子气(2DEG2)，同时在沟道层CH和阻挡层BA之间的界面附近产生二维电子气(2DEG1)(参考图1)。
[0179] 随后，对于绝缘膜IF1来说，通过PECVD等在阻挡层BA上沉积约100nm厚的氮化硅膜。
[0180] 随后，通过光刻形成用于对元件隔离区进行开口的光刻胶膜(未示出)。借助这种光刻胶膜作为掩膜，通过绝缘膜IF1注入氮离子以形成元件隔离区。诸如氮(N)或硼(B)的离子种类的注入改变晶体状态并增大电阻。调节氮离子的注入条件以便定位注入深度，即沟道层CH的底面下的元件隔离区ISO的底部，且同时在缓冲层BU1的底面上。元件隔离区ISO具有将在下文说明的通孔TH(耦合部VIA)的底部上的底部。以此方式形成元件隔离区ISO。由元件隔离区ISO围绕的区域变成有源区AC。如图17中所示，有源区AC例如具有沿X方向具有长边的基本上矩形的形状。随后，通过借助等离子体的消除处理移除光刻胶膜。
[0181] 随后，如图19中所示，以与第一实施例类似的方式在绝缘膜IF1的栅电极形成区中形成开口部。借助绝缘膜IF1作为掩膜，干蚀刻阻挡层BA以及沟道层CH以形成贯穿阻挡层BA并到达沟道层CH中部的沟槽T。此时，用于栅极线GL的沟槽T可形成在元件隔离区ISO中。
[0182] 随后，栅电极GE形成在绝缘膜IF1上且还经由栅绝缘膜GI形成在沟槽T中。通过采用第一实施例中说明的材料以与第一实施例类似的方式形成绝缘膜IF1以及栅电极GE。
[0183] 随后，如图20中所示，以与第一实施例类似的方式在栅绝缘膜GI上以及也在栅电极GE上形成层间绝缘膜IL1。
[0184] 随后，接触孔C1S和C1D以及通孔TH形成在层间绝缘膜IL1，栅绝缘膜GI以及绝缘膜IF1中。
[0185] 例如，在各个通孔形成区，源电极耦合区以及漏电极耦合区中具有开口部的第一光刻胶膜形成在层间绝缘膜IL1上。随后，借助最终形成的第一光刻胶膜作为掩膜，蚀刻层间绝缘膜IL1，栅绝缘膜GI以及绝缘膜IF1以形成接触孔C1S，C1D以及C1SP。随后，在第一光刻胶膜移除之后，在通孔形成区(接触孔C1SP)上具有开口部的第二光刻胶膜形成在层间绝缘膜IL1上以及也形成在接触孔C1S和C1D中。随后，借助最终形成的第二光刻胶膜作为掩膜，部分蚀刻元件隔离区ISO，缓冲层BU2以及缓冲层BU1以形成通孔TH。换言之，形成贯穿元件隔离区ISO以及缓冲层BU2并且到达缓冲层BU1的中部的通孔TH。注意到执行蚀刻以便通孔TH的底部位于缓冲层BU1中且同时，位于元件隔离区ISO的底部下。
[0186] 接触孔C1S和C1D以及通孔TH的形成顺序不限于上述顺序。或者，在通孔TH形成之后，可形成接触孔C1S和C1D。
[0187] 阻挡层BA从上述步骤中形成的接触孔C1S和C1D的底面暴露，且缓冲层BU1从通孔TH的底面暴露。
[0188] 随后，如图21中所示，通过在层间绝缘膜IL1上以及也在接触孔C1S和C1D以及通孔TH中形成导电膜而形成源电极SE，漏电极DE，源极焊盘SP，漏极焊盘PD以及耦合部VIA。它们可通过采用第一实施例中所述的材料以与第一实施例类似的方式形成。
[0189] 随后，以与第一实施例类似的方式，保护膜PRO形成在层间绝缘膜IL1上以及还形成在源电极SE，漏电极DE，源极焊盘SP以及漏极焊盘DP上(图16)。
[0190] 随后，当衬底S的背表面侧向上时，抛光衬底S的背表面以减薄衬底S。随后，例如通过溅射等在衬底S的背表面上沉积作为导电膜的由氮化钛(TiN)膜和位于其上的铝(Al)膜制成的层叠膜(Al/TiN)以形成背表面电极BE(图16)。
[0191] 通过上述步骤，可制造本实施例的半导体器件。但是上述步骤示出为一个示例且本实施例的半导体器件可通过除上述步骤之外的步骤制造。
[0192] (第三实施例)
[0193] 在第一和第二实施例中，耦合部VIA提供在衬底S的表面侧，但是耦合部VIA可提供在衬底S的背表面侧。
[0194] 以下将参考附图详细说明本实施例的半导体器件。
[0195] [结构说明]
[0196] 图22是示意性示出本实施例的半导体器件的构造的截面图。本实施例的半导体器件(半导体元件)是采用氮化物半导体的MIS型场效应晶体管。这种半导体器件可用作高电子迁移率晶体管(HEMT)型功率晶体管。本实施例的半导体器件是所谓的凹栅型半导体器件。
[0197] 对于第一实施例来说，本实施例的半导体器件的衬底S上依次具有成核层NUL，超晶格层SL，缓冲层BU1，缓冲层BU2，沟道层以及阻挡层BA。
[0198] 对于第一实施例来说，本实施例的MISFET在沟道层CH上方具有经由栅绝缘膜GI形成的栅电极GE以及分别形成在栅电极GE两侧的源电极SE和漏电极DE。栅电极GE经由栅绝缘膜GI设置在贯穿阻挡层BA并到达沟道层CH中部的沟槽T中。
[0199] 本实施例的半导体器件具备从衬底S的背表面开始，贯穿衬底S，成核层NUL以及超晶格层SL并到达缓冲层BU1的耦合部VIA。这种耦合部VIA通过背表面电极BE电耦合至源极电势(例如地电势)。
[0200] 因此，还在本实施例中，缓冲层BU1以及具有小于缓冲层BU1的电子亲和势的缓冲层BU2的层叠部提供在沟道层CH下，且提供从衬底S的背表面开始并到达缓冲层BU1的耦合部VIA。这能使耦合部VIA使缓冲层BU1的电势接近源极电势(例如地电势)且还能使二维电子气2DEG产生在缓冲层BU1和缓冲层BU2之间的界面处。因此，如第一实施例中具体说明的，可实现阈值电压的增大以及常闭特性的改善。此外，因为耦合部VIA设置在衬底S的背表面侧中，因此可实现半导体元件的小型化或高集成度。
[0201] 以下将参考图23和24进一步详细说明第三实施例的半导体器件。图23是示出本实施例的半导体器件的构造的截面图。图24是示出本实施例的半导体器件的构造的平面图。图23对应于图24的截面C-C。除耦合部VIA的形成位置之外的构造(是指衬底S的表面侧的构造)都类似于第二实施例，因此将省略类似于第二实施例的构造的详细说明。
[0202] 如图23中所示，与第一实施例中相同，本实施例的半导体器件的衬底S上依次具有成核层NUL，超晶格层SL，缓冲层BU1，缓冲层BU2，沟道层CH以及阻挡层BA。阻挡层BA上具有绝缘膜IF1。
[0203] 半导体器件在沟道层CH上方具有经由栅绝缘膜GI形成的栅电极GE以及分别位于栅电极GE两侧的源电极SE和漏电极DE。栅电极GE经由栅绝缘膜GI位于贯穿绝缘膜IF1以及阻挡层BA并到达沟道层CH中部的沟槽T中。栅电极GE上具有层间绝缘膜IL1。
[0204] 源电极SE和漏电极DE上具有保护膜PRO。
[0205] 在本实施例中，提供从衬底S的背表面开始，贯穿衬底S，成核层NUL以及超晶格层SL并到达缓冲层BU1的耦合部VIA。衬底S的背表面上具有背表面电极BE。耦合部VIA耦合至缓冲层BU1并通过背表面电极BE电耦合至源极电势(例如地电势)。
[0206] 如图24中所示，多个线性漏电极DE在X方向上以预定距离设置，且多个线性源电极SE在X方向上以预定距离设置。与第一实施例中相同，各个源电极SE以及各个漏电极DE沿X方向交替设置。
[0207] 与第一实施例中相同，漏电极DE下具有将作为漏电极DE和阻挡层BA之间的耦合部的接触孔C1D。源电极SE下具有将作为源电极SE和阻挡层BA之间的耦合部的接触孔C1S。
[0208] 漏电极DE通过漏极焊盘(也称为“端子部”)DP彼此耦合，而源电极SE通过源极焊盘(也称为“端子部”)SP彼此耦合。栅电极GE通过栅极线GL彼此耦合。设置这种栅极线GL以便在X方向上在栅电极GE的一端的一侧延伸(图24的上侧)。
[0209] 如图24中的圆圈部所示，设置通孔(也称为“孔”，“洞”或“凹陷”)TH。但是如图23中所示，通孔TH提供在衬底S的背表面侧。这意味着贯穿衬底S，成核层NUL以及超晶格层SL并到达缓冲层BU1的通孔TH中具有耦合部VIA。这种耦合部VIA通过背表面电极BE电耦合至源极电势(例如地电势)。在图24中，通孔TH(圆圈部)设置在对应于源电极SE的位置，但是通孔TH(圆圈部)的位置不限于此。通孔TH(圆圈部)提供在衬底S的背表面侧，因此其可在不受表面侧的图案布局的限制的情况下而自由地设置。
[0210] 分别构成衬底S，成核层NUL，超晶格层SL，缓冲层BU1，缓冲层BU2，沟道层CH，阻挡层BA以及绝缘膜IF1的材料与上述第一实施例相同。
[0211] 分别构成栅绝缘膜GI，栅电极GE，层间绝缘膜IL1以及保护膜PRO的材料与上述第一实施例相同。
[0212] 分别构成源电极SE，漏电极DE，源极焊盘SP，漏极焊盘D以及耦合部VIA(背表面电极BE)的材料与上述第一实施例相同。在本实施例中，源电极SE，漏电极DE，源极焊盘SP以及漏极焊盘DP可由不同于构成耦合部VIA(背表面电极BE)的材料的材料制成。
[0213] [制造方法说明]
[0214] 以下参考图25至28，将说明制造本实施例的半导体器件的方法且同时，将使半导体器件的构造更加清晰。图25至28是示出本实施例的半导体器件的制造步骤的截面图。
[0215] 如图25中所示，成核层NUL，超晶格层SL，缓冲层BU1，缓冲层BU2，沟道层CH以及阻挡层BA依次形成在衬底S上。它们可通过采用第一实施例或第二实施例中说明的材料以与第一实施例或第二实施例类似的方式形成。随后，如第一实施例或第二实施例那样，在阻挡层BA上形成绝缘膜IF1。
[0216] 随后，与第一实施例中相同，形成用于对元件隔离区进行开口的光刻胶膜(未示出)且借助这种光刻胶膜作为掩膜，注入氮离子以形成元件隔离区(未示出)。
[0217] 随后，以与第一实施例类似的方式，形成贯穿阻挡层BA并到达沟道层CH中部的沟槽T。栅电极GE通过栅绝缘膜GI形成在这种沟槽T中。随后，与第一实施例相同，层间绝缘膜IL1形成在栅电极GE上，且随后接触孔C1S和C1D形成在层间绝缘膜IL1，栅绝缘膜GI以及绝缘膜IF1中。
[0218] 例如，分别在源电极耦合区和漏电极耦合区中具有开口部的光刻胶膜(未示出)形成在层间绝缘膜IL1上。随后，借助这种光刻胶膜作为掩膜，蚀刻层间绝缘膜IL1，栅绝缘膜GI以及绝缘膜IF1以形成接触孔C1S和C1D。阻挡层BA从这些接触孔C1S和C1D的底面暴露。
[0219] 随后，如图26中所示，通过在层间绝缘膜IL1上以及也在接触孔C1S和C1D中形成导电膜而形成源电极SE，漏电极DE，源极焊盘SP以及漏极焊盘DP。它们可通过采用第一实施例中所述的材料以与第一实施例相同的方式形成。
[0220] 随后，与第一实施例相同，保护膜PRO形成在层间绝缘膜IL1上以及也形成在源电极SE，漏电极DE，源极焊盘SP以及漏极焊盘DP上。
[0221] 随后，当衬底S的背表面侧向上时，抛光衬底S的背表面以减薄衬底S。随后，如图27中所示，在通孔形成区中具有开口部的掩蔽膜(未示出)形成在衬底S的背表面上且借助这种掩蔽膜作为掩膜，部分蚀刻衬底S，成核层NUL，超晶格层SL以及缓冲层BU1以形成通孔TH。换言之，形成贯穿衬底S，成核层NUL以及超晶格层SL并到达位于其下的缓冲层BU1的通孔TH。
[0222] 随后，如图28中所示，导电膜形成在衬底S的背表面侧以及也形成在通孔TH中。其例如通过采用由氮化钛(TiN)膜和位于其上的铝(Al)膜制成的层叠膜(Al/TiN)作为导电膜，通过溅射等形成。因此通孔TH填充有导电膜且形成了耦合部VIA。此外，由沉积在衬底S的背表面上的导电膜形成背表面电极BE。因此，耦合部VIA耦合至背表面电极BE，且例如地电势(源极电势)施加至背表面电极BE。
[0223] 通过上述步骤，可制造本实施例的半导体器件。但是上述步骤示出为一个示例且本实施例的半导体器件可通过除上述步骤之外的步骤制造。
[0224] (另一构造)
[0225] 在第一实施例中，耦合部VIA的底面设置在缓冲层BU1的中部，但是耦合部VIA的底面可设置在缓冲层BU1的底面下。
[0226] 图29是示出第一实施例的另一构造的截面图。除耦合部VIA之外的构造都类似于第一实施例，因此省略其说明。
[0227] 如图29中所示，耦合部VIA的底面设置在缓冲层BU1的底面下，以使耦合部VIA的侧面的一部分与缓冲层BU1接触。
[0228] 耦合部VIA例如通过形成贯穿阻挡层BA，沟道层CH，缓冲层BU2以及缓冲层BU1并到达超晶格层SL的中部且随后以导电膜填充通孔TH而形成。
[0229] 第二实施例的耦合部VIA的底面可设置在缓冲层BU1的底面下。
[0230] 在上述实施例中，给出GaN层和AlGaN层作为构成缓冲层BU1，缓冲层BU2，沟道层CH以及阻挡层BA的氮化物半导体层的示例，但是可采用另外的氮化物半导体层。
[0231] 例如，GaN层可由InGaN层替代或AlGaN层可由InAlN层替代。
[0232] (半导体元件适用的产品)
[0233] 虽然对可适用在上述实施例中所述的半导体元件(MISFET)的部分没有限制，但是其可用作构成开关模式电源，PFC电路或反相器的半导体元件(MISFET)。采用开关模式电源的产品的示例包括服务器电源，不间断电源，用于光伏发电的功率调节器，以及HV·EV电源。采用PFC电路的产品的示例包括诸如服务器和电机的各种工业电源，家用电源以及用于各种移动装置的适配器电源。采用反相器的产品的示例包括电极驱动电源以及插入式HV电源。
[0234] 已经根据某些实施例具体说明了本发明人提出的本发明。但是本发明不限于这些实施例，毋容质疑，可在不脱离本发明主旨的情况下进行各种方式的改变。
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