반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 상세하게는 전기적인 특성이 개선된 반도체 소자 및 그 제조 방법에 관한 것이다.

반도체 소자는 전류가 기판과 수직하게 흐르는 수직형 소자 (vertical device)와 전류가 기판과 평행하게 흐르는 수평형 소자 (lateral device)로 크게 2가지 유형으로 나뉜다. 수평형 반도체 소자 제작에 사용되는 대표적인 물질은 III-V 화합물로 GaAs, GaN, AlN, InP, InGaAs, AlGaN 등이 있다. 특히 AlGaN/GaN 기반 전력반도체 소자는 AlGaN/GaN 사이에 자연적으로 형성되는 이차원 전자가스 (Two-Dimensional Electron Gas, 2DEG), 높은 전계 강도와 높은 전자 이동도를 가지기 때문에 차세대 전력소자로 주목을 받고 있다.

본 발명이 해결하고자 하는 일 과제는 역방향 특성이 개선된 반도체 소자를 제공하는 것에 있다.

다만, 본 발명이 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.

상기 과제를 해결하기 위한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 기판, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 반도체 구조체; 상기 반도체 구조체 상에 제공되는 제1 패시베이션 패턴; 및 상기 반도체 구조체 상에 제공되고, 상기 제1 패시베이션 패턴으로부터 이격되는 제1 및 제2 도전 패턴들을 포함할 수 있다.

예시적인 실시예들에서, 상기 제1 패시베이션 패턴 상에 제공되는 제2 패시베이션 패턴을 더 포함하되, 상기 제2 패시베이션 패턴은 상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴과 상기 제2 패시베이션 패턴 사이에 제1 공극이 정의될 수 있다.

예시적인 실시예들에서, 상기 제1 및 제2 패시베이션 패턴들은 상기 제1 공극에 의해 노출되고, 상기 제1 공극에 의해 노출된 상기 제1 및 제2 패시베이션 패턴들은 서로 이격될 수 있다.

예시적인 실시예들에서, 상기 제2 패시베이션 패턴은 서로 마주보는 상기 제1 도전 패턴의 측면 및 상기 제2 도전 패턴의 측면을 덮을 수 있다.

예시적인 실시예들에서, 상기 제2 패시베이션 패턴은 서로 마주보는 상기 제1 도전 패턴의 측면 및 상기 제2 도전 패턴의 측면의 각각에 바로 인접한 상기 반도체 구조체의 상부면을 덮을 수 있다.

예시적인 실시예들에서, 상기 제1 및 제2 도전 패턴들 사이의 상기 반도체 구조체의 상부면의 적어도 일부가 상기 제1 공극에 의해 노출될 수 있다.

예시적인 실시예들에서, 상기 제2 패시베이션 패턴을 관통하여, 상기 반도체 구조체에 접하는 갭필 패턴을 더 포함할 수 있다.

예시적인 실시예들에서, 상기 갭필 패턴의 하부는 상기 제1 공극에 의해 노출될 수 있다.

예시적인 실시예들에서, 상기 갭필 패턴의 하부는 상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴의 단부에 접할 수 있다.

예시적인 실시예들에서, 상기 갭필 패턴은 상기 제1 및 제2 도전 패턴들 사이의 영역으로부터 상기 제1 및 제2 도전 패턴들의 연장 방향에 따라 이격될 수 있다.

예시적인 실시예들에서, 상기 제2 도전 패턴을 사이에 두고 상기 제1 도전 패턴과 이격되는 제3 도전 패턴을 더 포함하되, 상기 제3 도전 패턴은 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제2 패시베이션 패턴은 상기 제2 및 제3 도전 패턴들 사이의 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제2 및 제3 도전 패턴들 사이의 상기 제1 패시베이션 패턴과 상기 제2 패시베이션 패턴 사이에 제2 공극이 정의되고, 상기 제1 및 제3 도전 패턴들은 서로 전기적으로 연결될 수 있다.

예시적인 실시예들에서, 상기 제2 도전 패턴과 상기 반도체 구조체 사이에 개재되는 게이트 절연 패턴; 및 상기 제2 도전 패턴을 기준으로 상기 제1 도전 패턴의 반대편에 배치되는 제3 도전 패턴을 더 포함하되, 상기 제3 도전 패턴은 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제2 패시베이션 패턴은 상기 제2 및 제3 도전 패턴들 사이의 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제2 및 제3 도전 패턴들 사이의 제1 패시베이션 패턴과 상기 제2 패시베이션 패턴 사이에 제2 공극이 정의될 수 있다.

예시적인 실시예들에서, 상기 제1 도전 패턴은 상기 반도체 구조체에 오믹 접촉하는 금속을 포함하고, 상기 제2 도전 패턴은 상기 반도체 구조체에 쇼트키 접합되는 금속을 포함할 수 있다.

예시적인 실시예들에서, 상기 제1 반도체 층은 상기 제1 및 제2 반도체층들의 경계면에 인접한 영역에 이차원 전자가스층(2-DEG, 2-dimensional electron gas)을 포함할 수 있다.

예시적인 실시예들에서, 상기 제1 반도체 층은 GaN층을 포함하고, 상기 제2 반도체 층은 AlGaN층을 포함할 수 있다.

예시적인 실시예들에서, 상기 반도체 구조체는 상기 제2 반도체층 상의 캡핑층을 더 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법은 기판, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 반도체 구조체를 제공하는 것; 상기 반도체 구조체 상에 제1 패시베이션 패턴을 형성하는 것; 상기 반도체 구조체 상에 제공되고, 상기 제1 패시베이션 패턴으로부터 이격되는 제1 도전 패턴 및 제2 도전 패턴을 형성하는 것; 상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴을 덮는 희생 패턴을 형성하는 것; 상기 제1 패시베이션 패턴, 상기 희생 패턴, 상기 제1 도전 패턴 및 상기 제2 도전 패턴을 덮는 제2 패시베이션 패턴을 형성하는 것; 및 상기 희생 패턴을 제거하여 상기 제2 패시베이션 패턴의 하부에 공극을 형성하는 것을 포함할 수 있다.

예시적인 실시예들에서, 상기 희생 패턴을 제거하는 것은: 상기 제2 패시베이션 패턴의 일부를 식각하여, 상기 희생 패턴을 노출시키는 홀을 형성하는 것; 및 상기 홀을 통해 상기 희생 패턴을 식각하는 식각액을 제공하여, 상기 희생 패턴을 제거하는 것을 포함할 수 있다.

예시적인 실시예들에서, 상기 홀을 형성하는 것은 상기 희생 패턴의 양 단부들을 노출시키는 한 쌍의 홀들을 형성하는 것을 포함할 수 있다.

예시적인 실시예들에서, 상기 희생 패턴을 제거한 후, 상기 홀을 채우는 갭필 패턴을 형성하는 것을 더 포함하되, 상기 갭필 패턴의 물질은 상기 제1 및 제2 패시베이션 패턴들의 물질과 다를 수 있다.

본 발명의 개념에 따르면, 반도체 구조체 상의 제1 패시베이션 패턴이 제1 내지 제3 도전 패턴들로부터 이격될 수 있다. 이에 따라, 반도체 구조체와 제1 패시베이션 패턴 사이에서 흐르는 누설 전류가 최소화되어, 성능이 개선된 반도체 소자를 얻을 수 있다.

다만, 본 발명의 효과는 상기 개시에 한정되지 않는다.

도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2 및 도 3은 도 1의 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선에 따른 단면도들이다.
도 4는 본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 평면도이다.
도 5, 7, 9, 및 12는 본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 6, 8, 10, 13 및 15는 도 5, 7, 9 및 12의 Ⅰ-Ⅰ'선에 따른 단면도들이다.
도 11, 14 및 16은 도 9 및 12의 Ⅱ-Ⅱ'선에 따른 단면도들이다.
도 16은 본 발명의 예시적인 실시예들에 따른 반도체 소자의 평면도이다.
도 17은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 평면도이다.
도 18은 도 17의 Ⅰ-Ⅰ'선에 따른 단면도이다.

본 발명의 기술적 사상의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예들을 설명한다. 그러나 본 발명 기술적 사상은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.

명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. 본 명세서에서 기술하는 실시예들은 본 발명의 기술적 사상의 이상적인 예시도인 평면도 및 단면도들을 참고하여 설명될 것이다. 도면들에 있어서, 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 다양한 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.

도 1은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 평면도이다. 도 2 및 도 3은 도 1의 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선에 따른 단면도들이다.

도 1 내지 도 3을 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 절연성을 갖는 고저항성의 기판일 수 있다. 예를 들어, 기판(100)은 산화알루미늄(Al2O3), 실리콘(Si), 갈륨비소(GaAs), 실리콘 카바이드(SiC), 다이아몬드 또는 질화갈륨(GaN)을 포함할 수 있다.

기판(100) 상에 제1 반도체층(110) 및 제2 반도체층(120)이 제공될 수 있다. 예시적인 실시예들에서, 제1 반도체층(110)은 Ⅲ-Ⅴ족 화합물 반도체들(예를 들어, 갈륨아사나이드(GaAs), 갈륨나이트라이드(GaN), 알루미늄나이트라이드(AlN), 인듐포스파이드(InP), 인듐갈륨아사나이드(InGaAs), 및 알루미늄갈륨나이트라이드(AlGaN))을 포함할 수 있다. 예를 들어, 제1 반도체층(110)은 갈륨나이트라이드(GaN) 층을 포함할 수 있다. 제1 반도체층(110)은 에피택시얼 층(epitaxial layer)일 수 있다.

제2 반도체층(120)은 제1 반도체층(110) 상에 제공될 수 있다. 예시적인 실시예들에서, 제2 반도체층(120)은 Ⅲ-Ⅴ족 화합물 반도체들(예를 들어, 갈륨아사나이드(GaAs), 갈륨나이트라이드(GaN), 알루미늄나이트라이드(AlN), 인듐포스파이드(InP), 인듐갈륨아사나이드(InGaAs), 및 알루미늄갈륨나이트라이드(AlGaN))을 포함할 수 있다. 제2 반도체층(120)은 제1 반도체층(110)의 물질과 다른 물질을 포함할 수 있다. 예를 들어, 제2 반도체층(120)은 알루미늄갈륨나이트라이드(AlGaN) 층을 포함할 수 있다. 제2 반도체층(120)은 제1 반도체층(110)에 이종 접합될 수 있다. 이에 따라, 자유 전자층인 2차원 전자 가스(2-DEG: 2-dimensional electron gas)층(112)이 제1 반도체층(110) 내부에 제공될 수 있다. 2차원 전자 가스층(112)은 제1 반도체층(110)과 제2 반도체층(120)의 경계에 인접하여 제공될 수 있다. 2차원 전자 가스층(112)은 제1 반도체층(110)의 상부에 형성될 수 있다. 제2 반도체층(120)은 에피택시얼(epitaxial) 층일 수 있다.

제2 반도체층(120) 상에 캡핑층(capping layer)(130)이 제공될 수 있다. 일 예에서, 캡핑층(130)은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 예를 들어, 캡핑층(130)은 갈륨나이트라이드(GaN)를 포함할 수 있다. 캡핑층(130)은 제2 반도체층(120)의 상면을 보호하고, 누설 전류를 감소시킬 수 있다. 다른 실시예들에서, 캡핑층(130)은 생략될 수 있다. 반도체 구조체(10)가 기판(100), 제1 및 제2 반도체층들(110, 120) 및 캡핑층(130)을 포함하는 구조로 정의될 수 있다.

반도체 구조체(10)의 단부에 메사(mesa)구조 식각영역(140)이 제공될 수 있다. 메사구조 식각영역(140)은 반도체 소자의 활성 영역(12)을 정의할 수 있다. 평면적 관점에서, 메사구조 식각영역(140)은 활성 영역(12)을 둘러쌀 수 있다. 도시된 바와 같이, 메사구조 식각영역(140)은 소자 분리 영역(14)일 수 있다. 도 1 내지 도 3에 도시된 바와 달리, 소자 분리 영역(14)은 반도체 구조체(10) 내부에 이온 주입(Ion Implantation)되어 형성된 소자 분리 패턴을 포함할 수 있다.

제1 패시베이션 패턴(310)이 반도체 구조체(10) 상에 제공될 수 있다. 제1 패시베이션 패턴(310)은 반도체 구조체(10)의 상부를 덮을 수 있다. 제1 패시베이션 패턴(310)은 활성 영역(12)의 반도체 구조체(10)의 상부면을 컨포멀하게 덮을 수 있다. 제1 패시베이션 패턴(310)은 반도체 구조체(10)의 메사구조 식각영역(140) 내부로 연장되어, 메사구조 식각영역(140)의 내면을 컨포멀하게 덮을 수 있다. 제1 패시베이션 패턴(310)은 반도체 구조체(10)의 상부면을 노출하는 제1 전극홀(320), 제2 전극홀(330) 및 제3 전극홀(340)을 포함할 수 있다. 제1 내지 제3 전극홀들(320, 330, 340)은 제1 방향(D1)을 따라서 배열될 수 있다. 제1 패시베이션 패턴(310)은 높은 항복 전계 특성 및 낮은 커패시턴스 특성을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 패시베이션 패턴(310)은 실리콘 나이트라이드(SixNy), 알루미늄 옥사이드(Al ₂ O ₃ ), 실리콘 옥사이드(SiO ₂ ) 또는 이들의 조합을 포함할 수 있다. 제1 패시베이션 패턴(310)은 반도체 소자의 작동 시, 반도체 구조체(10) 내부에 전자가 트랩되는 현상을 방지하고, 누설 전류를 최소화할 수 있다.

제1 내지 제3 전극홀들(320, 330, 340)에 의해 노출되는 반도체 구조체(10)의 상부면들 상에 제1 도전 패턴(210), 제2 도전 패턴(220) 및 제3 도전 패턴(230)이 각각 제공될 수 있다. 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각은 제1 패시베이션 패턴(310)으로부터 이격될 수 있다. 예를 들어, 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각은 제1 패시베이션 패턴(310)으로부터 제1 방향(D1) 및 제2 방향(D2)으로 이격될 수 있다. 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각의 측벽들은 제1 내지 제3 전극홀(320, 330, 340)의 각각에 의해 노출된 제1 패시베이션 패턴(310)의 측벽들과 접촉하지 않을 수 있다. 예를 들어, 서로 마주보는 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각의 측면과 제1 내지 제3 전극홀들(320, 330, 340)의 각각에 의해 노출되는 제1 패시베이션 패턴(310)의 측면은 서로 이격될 수 있다. 제1 내지 제3 도전 패턴들(210, 220, 230)은 각각 제1 내지 제3 전극홀들(320, 330, 340)에 의해 노출된 캡핑층(130)의 일부를 덮을 수 있다. 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각과 제1 패시베이션 패턴(310)은 그 사이에 캡핑층(130)을 노출할 수 있다. 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각은 제1 방향(D1)에 따른 폭을 가질 수 있다. 예시적인 실시예들에서, 제1 및 제3 도전 패턴들(210, 230)의 제1 방향(D1)에 따른 폭들은 서로 동일할 수 있다. 예시적인 실시예들에서, 도 2에 도시된 바와 같이, 제2 도전 패턴(220)의 제1 방향(D1)에 따른 폭은 제1 및 제3 도전 패턴들(210, 230)의 제1 방향(D1)에 따른 폭보다 넓을 수 있다. 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각은 제2 방향(D2)에 따라 연장되는 길이를 가질 수 있다. 예시적인 실시예들에서, 제1 내지 제3 도전 패턴들(210, 220, 230)의 제2 방향(D2)에 따른 길이들은 서로 동일할 수 있다. 제1 및 제3 도전 패턴들(210, 230)은 반도체 물질과 오믹 접촉(ohmic contact)하는 금속을 포함할 수 있다. 예를 들어, 제1 및 제3 도전 패턴들(210, 230)은 캡핑층(130)에 접하는 오믹 패턴들일 수 있다. 예를 들어, 제1 및 제3 도전 패턴들(210, 230)은 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au), 이들의 합금 또는 이들의 조합을 포함할 수 있다. 제2 도전 패턴(220)은 반도체 물질과 쇼트키 접합(schottky junction)되는 금속을 포함할 수 있다. 예를 들어, 제2 도전 패턴(220)은 캡핑층(130)과 접하여, 쇼트키 배리어(schottky barrier)를 형성할 수 있다. 예를 들어, 제2 도전 패턴(220)은 니켈(Ni), 금(Au), 이들의 합금 또는 이들의 조합을 포함할 수 있다. 제1 및 제3 도전 패턴들(210, 230)은 서로 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제3 도전 패턴들(210, 230)은 후술될 배선(EW)을 통해 서로 전기적으로 연결될 수 있다.

제1 패시베이션 패턴(310) 상에 제2 패시베이션 패턴(510)이 제공될 수 있다. 제2 패시베이션 패턴(510)은 그 하부에 제1 공극(air gap)(512) 및 제2 공극(514)을 포함할 수 있다. 제1 공극(512)은 제1 및 제2 도전 패턴들(210, 220) 사이의 제1 패시베이션 패턴(310)과 제2 패시베이션 패턴(510) 사이에 개재될 수 있다. 제1 공극(512)은 제1 패시베이션 패턴(310), 제2 패시베이션 패턴(510) 및 캡핑층(130)에 의해 둘러싸일 수 있다. 제2 패시베이션 패턴(510)은 제1 공극(512)을 사이에 두고 제1 및 제2 도전 패턴들(210, 220) 사이의 제1 패시베이션 패턴(310)으로부터 이격될 수 있다. 제2 패시베이션 패턴(510)과 제1 패시베이션 패턴(310)은 수평적 및 수직적으로 이격될 수 있다. 예를 들어, 제1 공극(512)에 의해 노출된 제2 패시베이션 패턴(510)의 하부면과 제1 공극(512)에 의해 노출된 제1 패시베이션 패턴(310)의 상부면은 제3 방향(D3)을 따라 서로 이격될 수 있다. 예를 들어, 제1 공극(512)에 의해 노출된 제2 패시베이션 패턴(510)의 측면들은 각각 제1 공극(512)에 의해 노출된 제1 패시베이션 패턴(310)의 측면들로부터 제1 방향(D1)에 따라 이격될 수 있다.

제2 공극(514)은 제2 및 제3 도전 패턴들(220, 230) 사이의 제1 패시베이션 패턴(310)과 제2 패시베이션 패턴(510) 사이에 개재될 수 있다. 제2 공극(514)은 제1 패시베이션 패턴(310), 제2 패시베이션 패턴(510) 및 캡핑층(130)에 의해 둘러싸일 수 있다. 제2 패시베이션 패턴(510)은 제2 공극(514)을 사이에 두고 제2 및 제3 도전 패턴들(220, 230) 사이의 제1 패시베이션 패턴(310)으로부터 이격될 수 있다. 제2 패시베이션 패턴(510)과 제1 패시베이션 패턴(310)은 수평적 및 수직적으로 이격될 수 있다. 예를 들어, 제2 공극(514)에 의해 노출된 제2 패시베이션 패턴(510)의 하부면과 제2 공극(514)에 의해 노출된 제1 패시베이션 패턴(310)의 상부면은 제3 방향(D3)을 따라 서로 이격될 수 있다. 예를 들어, 제2 공극(514)에 의해 노출된 제2 패시베이션 패턴(510)의 측면들은 각각 제2 공극(514)에 의해 노출된 제1 패시베이션 패턴(310)의 측면들로부터 제1 방향(D1)에 따라 이격될 수 있다.

제2 패시베이션 패턴(510) 내부에 제1 갭필 패턴(432) 및 제2 갭필 패턴(434)이 제공될 수 있다. 제1 및 제2 갭필 패턴들(432, 434)은 절연 물질 또는 유전 물질을 포함할 수 있다. 제1 및 제2 갭필 패턴들(432, 434)의 물질은 제1 및 제2 패시베이션 패턴들(310, 510)의 물질과 다를 수 있다. 예를 들어, 제1 및 제2 갭필 패턴들(432, 434)은 벤조시클로부텐(Benzocyclobutene, BCB) 또는 폴리이미드(polyimide)를 포함할 수 있다.

제1 갭필 패턴(432)은 제1 및 제2 도전 패턴들(210, 220)에 인접하게 배치될 수 있다. 제1 갭필 패턴(432)은 제1 및 제2 도전 패턴들(210, 220) 사이에 제공될 수 있다. 제1 갭필 패턴(432)은 제1 및 제2 도전 패턴들(210, 220)로부터 메사구조 식각영역(140)을 향한 방향에 따라 이격될 수 있다. 예시적인 실시예들에서, 제1 갭필 패턴(432)은 제1 및 제2 도전 패턴들(210, 220)의 사이의 영역으로부터 제2 방향(D2)에 따라 이격될 수 있다. 제1 갭필 패턴(432)은 제1 및 제2 도전 패턴들(210, 220)과 제1 방향(D1)에 따라 중첩되지 않을 수 있다.

제1 갭필 패턴(432)은 제2 패시베이션 패턴(510)을 관통하여, 캡핑층(130)에 접할 수 있다. 예시적인 실시예들에서, 제1 갭필 패턴(432)의 일 측면의 상부는 제2 패시베이션 패턴(510)에 접하고, 제1 갭필 패턴(432)의 일 측면의 중간부는 제1 공극(512)에 의해 노출되며, 제1 갭필 패턴(432)의 일 측면의 하부는 제1 패시베이션 패턴(310)에 접할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제1 갭필 패턴(432)은 제2 패시베이션 패턴(510)에 의해 덮힌 제1 측면(432a), 제1 패시베이션 패턴(310)에 의해 덮힌 제2 측면(432b) 및 제1 공극(512)에 의해 노출된 제3 측면(432c)을 포함할 수 있다. 제1 갭필 패턴(432)의 제3 측면(432c)은 제1 및 제2 측벽들(432a, 432b) 사이에 위치할 수 있다. 예시적인 실시예들에서, 제1 갭필 패턴(432)의 다른 측면의 상부는 제2 패시베이션 패턴(510)에 접하고, 다른 측면의 하부는 제1 패시베이션 패턴(310)에 접할 수 있다. 제1 갭필 패턴(432)의 다른 측면에 접하는 제1 패시베이션 패턴(310)의 상부면과 제2 패시베이션 패턴(510)의 하부면은 서로 접할 수 있다. 예시적인 실시예들에서, 한 쌍의 제1 갭필 패턴들(432)이 제공될 수 있다. 한 쌍의 제1 갭필 패턴들(432)의 서로 마주보는 측면들은 제1 공극(512)에 의해 노출될 수 있다.

제2 갭필 패턴(434)은 제2 및 제3 도전 패턴들(220, 230)에 인접하게 배치될 수 있다. 제2 갭필 패턴(434)은 제2 및 제3 도전 패턴들(220, 230) 사이에 제공될 수 있다. 제2 갭필 패턴(434)은 제2 및 제3 도전 패턴들(220, 230)로부터 메사구조 식각영역(140)을 향한 방향에 따라 이격될 수 있다. 예시적인 실시예들에서, 제2 갭필 패턴(434)은 제2 및 제3 도전 패턴들(220, 230)의 사이의 영역으로부터 제2 방향(D2)에 따라 이격될 수 있다. 제2 갭필 패턴(434)은 제2 및 제3 도전 패턴들(220, 230)과 제1 방향(D1)에 따라 중첩되지 않을 수 있다.

제2 갭필 패턴(434)은 제2 패시베이션 패턴(510)을 관통하여, 캡핑층(130)에 접할 수 있다. 예시적인 실시예들에서, 제2 갭필 패턴(434)의 일 측면의 상부는 제2 패시베이션 패턴(510)에 접하고, 제2 갭필 패턴(434)의 일 측면의 중간부는 제2 공극(514)에 의해 노출되며, 제2 갭필 패턴(434)의 일 측면의 하부는 제1 패시베이션 패턴(310)에 접할 수 있다. 예를 들어, 제2 및 제3 방향(D2, D3)에 따른 단면의 관점에서, 제2 갭필 패턴(434)은 제2 패시베이션 패턴(510)에 의해 덮힌 제1 측면(미도시), 제1 패시베이션 패턴(310)에 의해 덮힌 제2 측면(미도시) 및 제2 공극(514)에 의해 노출된 제3 측면(미도시)을 포함할 수 있다. 제2 갭필 패턴(434)의 제3 측면은 제1 및 제2 측벽들 사이에 위치할 수 있다. 예시적인 실시예들에서, 제2 갭필 패턴(434)의 다른 측면의 상부는 제2 패시베이션 패턴(510)에 접하고, 다른 측면의 하부는 제1 패시베이션 패턴(310)에 접할 수 있다. 제2 갭필 패턴(434)의 다른 측면에 접하는 제1 패시베이션 패턴(310)의 상부면과 제2 패시베이션 패턴(510)의 하부면은 서로 접할 수 있다. 예시적인 실시예들에서, 한 쌍의 제2 갭필 패턴들(434)이 제공될 수 있다. 한 쌍의 제2 갭필 패턴들(434)의 서로 마주보는 측면들은 제2 공극(514)에 의해 노출될 수 있다.

제2 패시베이션 패턴(510)은 그 상부에 제1 내지 제3 도전 패턴들(210, 220, 230)의 상면들을 각각 노출하는 제1 개구부(522), 제2 개구부(524) 및 제3 개구부(526)를 가질 수 있다. 제1 내지 제3 개구부들(522, 524, 526)의 각각은 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각의 상부면의 적어도 일부를 노출할 수 있다.

제1 내지 제3 도전 패턴들(210, 220, 230) 상에 각각 제4 도전 패턴들(240)이 제공될 수 있다. 제4 도전 패턴들(240)의 각각은 시드 금속 패턴(242)을 포함할 수 있다. 시드 금속 패턴들(242)은 각각 제1 내지 제3 도전 패턴들(210, 220, 230)의 상부면들을 덮을 수 있다. 시드 금속 패턴들(242)은 전기 도금 공정의 시드(seed)일 수 있다. 예를 들어, 시드 금속 패턴들(242)은 티타늄(Ti), 금(Au), 또는 은(Ag)을 포함할 수 있다. 제4 도전 패턴들(240)의 각각은 시드 금속 패턴(242) 상에 전기 도금 패턴(244)을 포함할 수 있다. 예시적인 실시예들에서, 전기 도금 패턴들(244)은 금(Au), 알루미늄(Al), 구리(Cu), 또는 주석(Sn)을 포함할 수 있다. 제1 및 제3 도전 패턴들(210, 230)은 후술되는 제1 도전 패드를 통해 서로 전기적으로 연결될 수 있다.

일반적으로, 반도체 구조체 상의 패시베이션 막과 도전 패턴이 접촉하면 반도체 구조체와 패시베이션 막 사이에서 누설 전류가 흐를 수 있다. 본 발명의 개념에 따르면, 반도체 구조체(10) 상의 제1 패시베이션 패턴(310)이 제1 내지 제3 도전 패턴들(210, 220, 230)로부터 이격되어, 반도체 구조체(10)와 제1 패시베이션 패턴(310) 사이에서 흐르는 누설 전류가 최소화될 수 있다. 이에 따라, 전기적 특성이 개선된 반도체 소자를 얻을 수 있다.

도 4는 본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 평면도이다. 설명의 간결함을 위하여, 도 1 내지 도 3을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않는다.

도 4를 참조하면, 활성 영역(12) 및 소자 분리 영역(14)이 제공될 수 있다. 활성 영역(12)에 도 1 내지 도 3을 참조하여 설명된 기판(100), 제1 및 제2 반도체층들(110, 120), 캡핑층(130), 제1 및 제2 도전 패턴들(210, 220), 제1 및 제2 패시베이션 패턴들(310, 510) 및 제1 및 제2 갭필 패턴들(432, 434)이 포함될 수 있다. 도 1 내지 도 3에 도시된 바와 달리, 복수 개의 제1 도전 패턴들(210)이 제공될 수 있다. 복수 개의 제1 도전 패턴들(210)은 제1 방향(D1)으로 배열될 수 있다. 예시적인 실시예들에서, 서로 바로 인접한 한 쌍의 제1 도전 패턴들(210)은 각각 도 1 내지 도 3을 참조하여 설명된 제1 및 제3 도전 패턴들(210, 230)일 수 있다. 도 1 내지 도 3에 도시된 바와 달리, 복수 개의 제2 도전 패턴들(220)이 제공될 수 있다. 복수 개의 제2 도전 패턴들(220)은 제1 방향(D1)으로 배열되어, 복수 개의 제1 도전 패턴들(210) 사이에 각각 위치할 수 있다. 즉, 복수 개의 제1 도전 패턴들(210)과 복수 개의 제2 도전 패턴들(220)은 서로 교대로 배치될 수 있다.

활성 영역(12)으로부터 이격된 제1 도전 패드(1000) 및 제2 도전 패드(2000)가 제공될 수 있다. 예를 들어, 제1 도전 패드(1000)는 활성 영역(12)으로부터 제2 방향(D2)으로 이격될 수 있고, 제2 도전 패드(2000)는 활성 영역(12)으로부터 제2 방향(D2)의 반대 방향으로 이격될 수 있다. 제1 및 제2 도전 패드들(1000, 2000)은 도전 물질(예를 들어, 금속)을 포함할 수 있다.

복수 개의 제1 도전 패턴들(210) 상에 각각 제4a 도전 패턴들(1100)이 제공될 수 있다. 제4a 도전 패턴들(1100)은 도 1 내지 도 3을 참조하여 설명된 제4 도전 패턴들(240)과 실질적으로 동일할 수 있다. 제4a 도전 패턴들(1100)은 제2 방향(D2)을 따라 연장될 수 있다. 제4a 도전 패턴들(1100)의 각각은 제1 도전 패턴(210) 및 제1 도전 패드(1000)에 전기적으로 연결될 수 있다. 예를 들어, 제4a 도전 패턴들(1100)의 연장 방향을 따른 일 단부는 제1 도전 패턴(210)에 직접 접할 수 있고, 다른 단부는 제1 도전 패드(1000)에 직접 접할 수 있다.

제2 도전 패턴들(220) 상에 각각 제4b 도전 패턴들(2100)이 제공될 수 있다. 제4b 도전 패턴들(2100)은 도 1 내지 도 3을 참조하여 설명된 제4 도전 패턴들(240)과 실질적으로 동일할 수 있다. 제4b 도전 패턴들(2100)은 제2 방향(D2)을 따라 연장될 수 있다. 제4b 도전 패턴들(2100)의 각각은 제2 도전 패턴(220) 및 제2 도전 패드(2000)에 전기적으로 연결될 수 있다. 예를 들어, 제4b 도전 패턴들(2100)의 연장 방향을 따른 일 단부는 제2 도전 패턴(220)에 직접 접할 수 있고, 다른 단부는 제2 도전 패드(2000)에 직접 접할 수 있다.

도 5, 7, 9, 및 12는 본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 6, 8, 10, 13 및 15는 도 5, 7, 9 및 12의 Ⅰ-Ⅰ'선에 따른 단면도들이다. 도 11, 14 및 16은 도 9 및 12의 Ⅱ-Ⅱ'선에 따른 단면도들이다. 설명의 간결함을 위하여, 도 1 내지 도 3을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.

도 5 및 도 6을 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 절연성을 갖는 고저항성의 기판일 수 있다. 예를 들어, 기판(100)은 산화알루미늄(Al ₂ O ₃ ), 실리콘(Si), 갈륨비소(GaAs), 실리콘 카바이드(SiC), 다이아몬드 또는 질화갈륨(GaN)을 포함할 수 있다.

기판(100) 상에 제1 반도체층(110), 제2 반도체층(120) 및 캡핑층(130)이 형성될 수 있다. 제1 반도체층(110), 제2 반도체층(120) 및 캡핑층(130)은 차례로 적층될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체층(120) 및 캡핑층(130)은 에피택시얼 성장(epitaxial growth) 공정에 의해 형성될 수 있다. 예를 들어, 에피택시얼 성장 공정은 유기금속 화학증착법(metal organic chemical vapor deposition), 액상에피텍셜법(liquid phase epitaxy), 수소액상성장(hydride vapor phase epitaxy), 분자빔에피텍셜법(Molecular beam epitaxy) 또는 MOVPE(metal organic vapor phase epitaxy)를 포함할 수 있다. 제1 및 제2 반도체층들(110, 120)은 Ⅲ-Ⅴ족 화합물 반도체(예를 들어, 갈륨 아사나이드(GaAs), 갈륨 나이트라이드(GaN), 알루미늄 나이트라이드(AlN), 인듐 포스파이드(InP), 인듐 갈륨 아사나이드(InGaAs), 및 알루미늄 갈륨 나이트라이드(AlGaN))를 포함할 수 있다. 예를 들어, 제1 반도체층(110)은 갈륨 나이트라이드(GaN)를 포함하고, 제2 반도체층(120)은 알루미늄 갈륨 나이트라이드(AlGaN)를 포함할 수 있다. 예시적인 실시예들에서, 캡핑층(130)은 갈륨 나이트라이드(GaN)를 포함할 수 있다. 반도체 구조체(10)가 기판(100), 제1 및 제2 반도체층들(110, 120) 및 캡핑층(130)을 포함하는 구조로 정의될 수 있다.

반도체 구조체(10)의 단부가 식각되어, 활성 영역(active region)(12)을 정의하는 메사구조 식각영역(140)을 형성할 수 있다. 메사구조 식각영역(140)은 소자 분리 영역(14)일 수 있다. 활성 영역(12)은 반도체 구조체(10)의 하부로부터 반도체 구조체(10)의 상부를 향하는 방향으로 돌출될 수 있다. 예를 들어, 활성 영역(12)은 기판(100)의 상면에 수직한 방향에 따라 반도체 구조체(10)의 하부로부터 돌출될 수 있다. 메사구조 식각영역(140)을 형성하는 것은 식각 마스크(미도시)를 이용한 건식 식각(dry etch) 또는 습식 식각(wet etch)을 수행하여, 반도체 구조체(10)의 단부를 식각하는 것을 포함할 수 있다. 예시적인 실시예들에서, 건식 식각 공정은 BCl ₃ /Cl ₂ 가스를 이용한 고주파 유도 플라즈마 반응성 이온 식각(Inductively Coupled Plasma Reactive Ion Etching, ICP RIE)을 포함할 수 있다. 메사구조 식각영역(140)을 형성하기 위한 식각 공정은 캡핑층(130)부터 제1 반도체층(110)까지 수행될 수 있다. 이에 따라, 제1 반도체층(110)의 적어도 일부는 메사구조 식각영역(140)을 형성하기 위한 식각 공정 이후에도 식각되지 않고 기판(100) 상에 남을 수 있다. 메사구조 식각영역(140)을 형성하기 위한 식각 공정을 통해, 제1 및 제2 반도체층들(110, 120) 및 캡핑층(130)의 측벽들이 노출될 수 있다. 예를 들어, 메사구조 식각영역(140)을 통해 제2 반도체층(120)의 측면, 캡핑층(130)의 측면 및 제1 반도체층(110)의 상부의 측면 및 하부의 상부면이 노출될 수 있다.

반도체 구조체(10) 상에 제1 패시베이션 막(300)이 형성될 수 있다. 제1 패시베이션 막(300)은 반도체 구조체(10)의 상부를 컨포멀하게 덮을 수 있다. 제1 패시베이션 막(300)은 캡핑층(130) 상에서 메사구조 식각영역(140) 내부로 연장될 수 있다. 예를 들어, 제1 패시베이션 막(300)은 메사구조 식각영역(140)에 의해 노출된 캡핑층(130)의 측면, 제2 반도체 층(120)의 측면 및 제1 반도체층(110)의 측면 및 하부면을 덮을 수 있다. 예시적인 실시예들에서, 제1 패시베이션 막(300)의 형성 공정은 원자층 증착법(ALD, Atomic Layer Deposition), 분자선 증착법(MBE, Molecular Beam Epitaxy), 플라즈마 화학증착법(PECVD, Plasma-Enhanced Chemical Vapor Deposition), 또는 열산화법(Thermal Oxidation)을 포함할 수 있다. 제1 패시베이션 막(300)은 실리콘 나이트라이드(SixNy), 알루미늄 옥사이드(Al ₂ O ₃ ), 실리콘 옥사이드(SiO ₂ ) 또는 이들의 조합을 포함할 수 있다.

도 7 내지 도 8을 참조하면, 도 4 및 도 5를 참조하여 설명된 제1 패시베이션 막(300)이 패터닝되어, 제1 패시베이션 패턴(310)을 형성할 수 있다. 제1 패시베이션 막(300)의 패터닝 공정은 식각 마스크(미도시)를 이용한 습식 식각 공정 또는 건식 식각 공정을 포함할 수 있다. 예를 들어, 제1 패시베이션 패턴(310)은 제1 패시베이션 막(300)에 대하여 식각 선택성을 갖는 산화 완충 식각(BOE, Buffered Oxide Etch) 공정을 통해 형성될 수 있다.

제1 패시베이션 패턴(310)은 캡핑층(130)을 노출하는 제1 전극홀(320), 제2 전극홀(330) 및 제3 전극홀(340)을 가질 수 있다. 예시적인 실시예들에서, 제1 내지 제3 전극홀들(320, 330, 340)은 제1 패시베이션 패턴(310)을 기판(100)의 상부면에 수직한 방향을 따라 관통하는 홀들일 수 있다. 제1 내지 제3 전극홀들(320, 330, 340)의 각각은 제2 방향(D2)에 따라 연장될 수 있다. 제1 내지 제3 전극홀들(320, 330, 340)은 기판(100)의 상부면에 평행한 제1 방향(D1)에 따라 배열될 수 있다. 예를 들어, 제1 및 제3 전극홀들(320, 340)은 제1 방향(D1)에 따라 이격될 수 있고, 제2 전극홀(330)은 제1 및 제3 전극홀들(320, 340) 사이에 배치될 수 있다. 제2 전극홀(330)은 제1 및 제3 전극홀들(320, 340)의 각각으로부터 동일한 거리만큼 이격될 수 있다. 제1 및 제2 전극홀들(320, 330) 사이의 제1 방향(D1)에 따른 이격 거리는 제1 및 제2 전극홀들(320, 330) 사이의 제1 패시베이션 패턴(310)의 제1 방향(D1)에 따른 폭일 수 있다. 마찬가지로, 제2 및 제3 전극홀들(330, 340) 사이의 제1 방향(D1)에 따른 이격 거리는 제2 및 제3 전극홀들(330, 340) 사이의 제1 패시베이션 패턴(310)의 제1 방향(D1)에 따른 폭일 수 있다. 제1 및 제2 전극홀들(320, 330) 사이의 제1 패시베이션 패턴(310)의 제1 방향(D1)에 따른 폭은 제2 및 제3 전극홀들(330, 340) 사이의 제1 패시베이션 패턴(310)의 제1 방향(D1)에 따른 폭과 동일할 수 있다.

제1 내지 제3 전극홀들(320, 330, 340)의 각각은 제1 방향(D1)에 따른 폭을 가질 수 있다. 제1 내지 제3 전극홀들(320, 330, 340)의 각각의 제1 방향(D1)에 따른 폭은 제1 내지 제3 전극홀들(320, 330, 340)의 각각에 의해 노출된 제1 패시베이션 패턴(310)의 측벽들 사이의 제1 방향(D1)에 따른 이격 거리일 수 있다. 예시적인 실시예들에서, 제1 전극홀(320)의 제1 방향(D1)에 따른 폭과 제3 전극홀(340)의 제1 방향(D1)에 따른 폭은 서로 동일할 수 있다. 예시적인 실시예들에서, 제2 전극홀(330)의 제1 방향(D1)에 따른 폭은 제1 및 제3 전극홀(320, 340)의 각각의 제1 방향(D1)에 따른 폭보다 넓을 수 있다. 제1 내지 제3 전극홀들(320, 330, 340)의 각각은 기판(100)의 상부면에 평행하고, 제1 방향(D1)에 교차하는 제2 방향(D2)에 따라 연장되는 길이를 가질 수 있다. 예시적인 실시예들에서, 제1 내지 제3 전극홀들(320, 330, 340)의 제2 방향(D2)에 따른 길이들은 서로 동일할 수 있다.

도 9 내지 도 11을 참조하면, 제1 도전 패턴(210), 제2 도전 패턴(220) 및 제3 도전 패턴(230)이 각각 제1 내지 제3 전극홀들(320, 330, 340) 내부에 형성될 수 있다. 예시적인 실시예들에서, 제1 내지 제3 도전 패턴들(210, 220, 230)의 형성 공정은 전자빔(electron beam) 증착법을 포함할 수 있다. 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각은 제1 패시베이션 패턴(310)으로부터 이격될 수 있다. 제1 및 제3 도전 패턴들(210, 230)은 캡핑층(130)에 오믹 접촉(ohmic contact)하는 금속을 포함할 수 있다. 예를 들어, 제1 및 제3 도전 패턴들(210, 230)은 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au), 이들의 합금 또는 이들의 조합을 포함할 수 있다. 제2 도전 패턴(220)은 캡핑층(130)에 쇼트키 접합(schottky junction)되는 금속을 포함할 수 있다. 예를 들어, 제2 도전 패턴(220)은 니켈(Ni), 금(Au), 이들의 합금 또는 이들의 조합을 포함할 수 있다. 도시되지 않았지만, 제1 도전 패턴(210)과 제3 도전 패턴(230)은 제1 및 제3 도전 패턴들(210, 230) 도 4를 참조하여 설명된 제1 도전 패드(1100)를 통해 서로 전기적으로 연결될 수 있다.

제1 및 제2 도전 패턴들(210, 220) 사이 및 제2 및 제3 도전 패턴들(220, 230) 사이에 각각 제1 희생 패턴(410) 및 제2 희생 패턴(420)이 형성될 수 있다. 제1 및 제2 희생 패턴들(410, 420)은 반도체 구조체(10), 제1 내지 제3 도전 패턴들(210, 220, 230) 및 제1 패시베이션 패턴(310) 상에 희생막(미도시)을 형성하는 것 및 상기 희생막을 패터닝하는 것을 포함하는 공정을 통해 형성될 수 있다. 희생막의 형성 공정은 코팅 공정(예를 들어, 스핀 코팅(spin coating))을 포함할 수 있다. 예시적인 실시예들에서, 희생막은 포토레지스트(photoresist, PR) 또는 폴리메틸메타크릴레이트(poly(methyl methacrylate), PMMA)를 포함할 수 있다. 희생막의 패터닝 공정은 포토 마스크를 이용하는 희생막의 포토리소그래피(photolithography) 공정을 포함할 수 있다.

제1 희생 패턴(410)은 제1 및 제2 도전 패턴들(210, 220) 사이에 배치되는 제1 패시베이션 패턴(310)을 덮을 수 있다. 예를 들어, 제1 희생 패턴(410)은 제1 및 제2 도전 패턴들(210, 220) 사이의 제1 패시베이션 패턴(310)의 상부면 및 측면들을 덮을 수 있다. 제1 희생 패턴(410)은 제2 방향(D2)에 따라 연장되는 길이를 가질 수 있다. 예시적인 실시예들에서, 도시된 바와 달리, 제1 희생 패턴(410)의 제2 방향(D2)에 따른 길이는 제1 및 제2 도전 패턴들(210, 220)의 각각의 제2 방향(D2)에 따른 길이와 같을 수 있다. 예를 들어, 제2 방향(D2)에 따른 제1 희생 패턴(410)의 단부들은 제2 방향(D2)에 따른 제1 및 제2 도전 패턴들(210, 220)의 각각의 단부들과 제1 방향(D1)에 따라 정렬될 수 있다. 예시적인 실시예들에서, 도 8에 도시된 바와 같이, 제1 희생 패턴(410)의 제2 방향(D2)에 따른 길이는 제1 및 제2 도전 패턴들(210, 220)의 각각의 제2 방향(D2)에 따른 길이보다 길 수 있다. 예를 들어, 제2 방향(D2)에 따른 제1 희생 패턴(410)의 단부들은 제2 방향(D2)에 따른 제1 및 제2 도전 패턴들(210, 220)의 각각의 단부들보다 제2 방향(D2)에 따라 제1 희생 패턴(410)으로부터 돌출될 수 있다. 제1 희생 패턴(410)은 제1 및 제2 도전 패턴들(210, 220)로부터 이격될 수 있다. 예를 들어, 제1 희생 패턴(410)은 제1 및 제2 도전 패턴들(210, 220)로부터 제1 방향(D1)에 따라 이격될 수 있다. 제1 희생 패턴(410)과 제1 및 제2 도전 패턴들(210, 220)은 캡핑층(130)을 노출할 수 있다. 예를 들어, 제1 희생 패턴(410)과 제1 도전 패턴(210) 사이의 캡핑층(130)의 상부면 및 제1 희생 패턴(410)과 제2 도전 패턴(220) 사이의 캡핑층(130)의 상부면이 노출될 수 있다. 제1 희생 패턴(410)의 두께는 제1 및 제2 도전 패턴들(210, 220)의 각각의 두께보다 얇을 수 있다. 제1 희생 패턴(410)의 상부면의 최고 높이는 제1 및 제2 도전 패턴들(210, 220)의 각각의 상부면의 최고 높이보다 낮을 수 있다.

제2 희생 패턴(420)은 제2 및 제3 도전 패턴들(220, 230) 사이에 배치되는 제1 패시베이션 패턴(310)을 덮을 수 있다. 예를 들어, 제2 희생 패턴(420)은 제2 및 제3 도전 패턴들(220, 230) 사이의 제1 패시베이션 패턴(310)의 상부면 및 측면들을 덮을 수 있다. 제2 희생 패턴(420)은 제2 방향(D2)에 따라 연장되는 길이를 가질 수 있다. 예시적인 실시예들에서, 제2 희생 패턴(420)의 제2 방향(D2)에 따른 길이는 제2 및 제3 도전 패턴들(220, 230)의 각각의 제2 방향(D2)에 따른 길이와 같을 수 있다. 예를 들어, 제2 방향(D2)에 따른 제2 희생 패턴(420)의 단부들은 제2 방향(D2)에 따른 제2 및 제3 도전 패턴들(220, 230)의 각각의 단부들과 제1 방향(D1)에 따라 정렬될 수 있다. 예시적인 실시예들에서, 제2 희생 패턴(420)의 제2 방향(D2)에 따른 길이는 제2 및 제3 도전 패턴들(220, 230)의 각각의 제2 방향(D2)에 따른 길이보다 길 수 있다. 예를 들어, 제2 방향(D2)에 따른 제2 희생 패턴(420)의 단부들은 제2 방향(D2)에 따른 제2 및 제3 도전 패턴들(220, 230)의 각각의 단부들보다 제2 방향(D2)에 따라 제2 희생 패턴(420)으로부터 돌출될 수 있다. 제2 희생 패턴(420)은 제2 및 제3 도전 패턴(220, 230)로부터 이격될 수 있다. 예를 들어, 제2 희생 패턴(420)은 제2 및 제3 도전 패턴(220, 230)로부터 제1 방향(D1)에 따라 이격될 수 있다. 제2 희생 패턴(420)과 제2 및 제3 도전 패턴들(220, 230)은 캡핑층(130)을 노출할 수 있다. 예를 들어, 제2 희생 패턴(420)과 제2 도전 패턴(220) 사이의 캡핑층(130)의 상부면 및 제2 희생 패턴(420)과 제3 도전 패턴(230) 사이의 캡핑층(130)의 상부면이 노출될 수 있다. 제2 희생 패턴(420)의 두께는 제2 및 제3 도전 패턴들(220, 230)의 각각의 두께보다 얇을 수 있다. 제2 희생 패턴(420)의 상부면의 최고 높이는 제2 및 제3 도전 패턴들(220, 230)의 각각의 상부면의 최고 높이보다 낮을 수 있다.

도 12 내지 도 14를 참조하면, 제1 및 제2 희생 패턴들(410, 420)을 노출하는 홀들을 가지는 제2 패시베이션 패턴(510)이 반도체 구조체(10), 제1 내지 제3 도전 패턴들(210, 220, 230) 및 제1 패시베이션 패턴(310) 상에 형성될 수 있다. 제2 패시베이션 패턴(510)의 형성 공정은 제2 패시베이션 막(500)을 형성하는 공정, 제2 패시베이션 막(500) 내부에 제1 홀(520) 및 제2 홀(530)을 형성하는 공정을 포함할 수 있다.

제2 패시베이션 막(500)은 반도체 구조체(10), 제1 패시베이션 패턴(310), 제1 내지 제3 도전 패턴들(210, 220, 230) 및 제1 및 제2 희생 패턴들(410, 420)을 덮을 수 있다. 예시적인 실시예들에서, 제2 패시베이션 막(500)을 형성하는 공정은 원자층 증착법(ALD, Atomic Layer Deposition), 분자선 증착법(MBE, Molecular Beam Epitaxy), 플라즈마 화학증착법(PECVD, Plasma-Enhanced Chemical Vapor Deposition), 스퍼터링 증착법(Sputtering Deposition), 또는 열산화법(Thermal Oxidation)을 포함할 수 있다.

제1 홀(520)을 형성하는 공정은 식각 마스크를 이용하여 제2 패시베이션 막(500), 제1 희생 패턴(410) 및 제1 패시베이션 패턴(310)을 건식 식각 또는 습식 식각하는 공정을 포함할 수 있다. 예시적인 실시예들에서, 제2 패시베이션 막(500), 제1 희생 패턴(410) 및 제1 패시베이션 패턴(310)은 기판(100)의 상부면에 수직한 방향으로 건식 식각되어, 제1 홀(520)을 형성할 수 있다. 제1 홀(520)을 형성하는 공정은 캡핑층(130)이 노출될 때까지 수행될 수 있다. 제1 홀(520)은 제1 희생 패턴(410)의 제2 방향(D2)에 따른 단부를 노출할 수 있다. 예시적인 실시예들에서, 한 쌍의 제1 홀들(520)이 제공될 수 있다. 한 쌍의 제1 홀들(520)은 각각 제1 희생 패턴(410)의 제2 방향(D2)에 따른 한 쌍의 단부들을 노출할 수 있다.

제2 홀(530)을 형성하는 공정은 식각 마스크를 이용하여 제2 패시베이션 막(500), 제2 희생 패턴(420) 및 제1 패시베이션 패턴(310)을 건식 식각 또는 습식 식각하는 공정을 포함할 수 있다. 예시적인 실시예들에서, 제2 패시베이션 막(500), 제2 희생 패턴(420) 및 제1 패시베이션 패턴(310)은 기판(100)의 상부면에 수직한 방향으로 건식 식각되어, 제2 홀(530)을 형성할 수 있다. 제2 홀(530)을 형성하는 공정은 캡핑층(130)이 노출될 때까지 수행될 수 있다. 제2 홀(530)은 제2 희생 패턴(420)의 제2 방향(D2)에 따른 단부를 노출할 수 있다. 예시적인 실시예들에서, 한 쌍의 제2 홀들(530)이 제공될 수 있다. 한 쌍의 제2 홀들(530)은 각각 제2 희생 패턴(420)의 제2 방향(D2)에 따른 한 쌍의 단부들을 노출할 수 있다.

도 15 및 도 16을 참조하면, 제1 및 제2 희생 패턴들(410, 420)이 제거되어, 제1 패시베이션 패턴(310), 캡핑층(130) 및 제2 패시베이션 패턴(510) 사이에 제1 공극(512) 및 제2 공극(514)을 형성할 수 있다. 제1 및 제2 희생 패턴들(410, 420)을 제거하는 공정은 제1 및 제2 희생 패턴들(410, 420)을 습식 식각하는 공정을 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 홀들(520, 530)을 통해 식각액이 주입되어, 제1 및 제2 희생 패턴들(410, 420)을 식각할 수 있다. 식각액은 포토레지스트를 식각하는 물질(예를 들어, 아세톤(Acetone), 듀폰(DuPont) 사의 EKC800™, 듀폰사의 EKC830™) 또는 PMMA를 식각하는 물질(예를 들어, 뷰탄올(Butanol), 트리클로로에틸렌(Trichloroethylene, TCE))을 포함할 수 있다.

제1 희생 패턴(410)의 제거 공정을 통해 노출되는 제1 패시베이션 패턴(310) 및 제2 패시베이션 패턴(510)은 서로 이격될 수 있다. 예를 들어, 제1 패시베이션 패턴(310)의 상부면과 제2 패시베이션 패턴(510)의 하부면은 기판(100)의 상부면에 수직한 제3 방향(D3)에 따라 서로 이격될 수 있다. 예를 들어, 제1 패시베이션 패턴(310)의 측면들은 각각 서로 마주보는 제2 패시베이션 패턴(510)의 하부의 측벽들로부터 제1 방향(D1)에 따라 이격될 수 있다.

마찬가지로, 제2 희생 패턴(420)의 제거 공정을 통해 노출되는 제1 패시베이션 패턴(310) 및 제2 패시베이션 패턴(510)은 서로 이격될 수 있다. 예를 들어, 제1 패시베이션 패턴(310)의 상부면과 제2 패시베이션 패턴(510)의 하부면은 제3 방향(D3)에 따라 서로 이격될 수 있다. 예를 들어, 제1 패시베이션 패턴(310)의 측면들은 각각 서로 마주보는 제2 패시베이션 패턴(510)의 하부의 측벽들로부터 제1 방향(D1)에 따라 이격될 수 있다.

도 1 내지 도 3를 다시 참조하면, 도 15 및 도 16을 참조하여 설명된 제1 및 제2 홀들(520, 530) 내부를 각각 제1 갭필 패턴(432) 및 제2 갭필 패턴(434)으로 채워, 반도체 소자가 형성될 수 있다. 제1 및 제2 갭필 패턴들(432, 434)은 각각 제1 공극(air gap)(512) 및 제2 공극(514)을 정의할 수 있다. 제1 공극(512)은 제1 패시베이션 패턴(310)을 그 내부에 포함할 수 있다. 제1 공극(512)은 캡핑층(130), 제1 패시베이션 패턴(310), 제2 패시베이션 패턴(510), 제1 갭필 패턴(432)을 노출할 수 있다. 제2 공극(514)은 캡핑층(130), 제1 패시베이션 패턴(310), 제2 패시베이션 패턴(510), 제2 갭필 패턴(434)을 노출할 수 있다.

예시적인 실시예들에서, 제1 및 제2 갭필 패턴들(432, 434)을 형성하는 공정은 제1 및 제2 홀들(520, 530)의 각각의 내부에 액상의 갭필 물질(미도시)을 제공하는 공정을 포함할 수 있다. 액상의 갭필 물질은 제1 및 제2 홀들(520, 530) 내부에서 경화될 수 있다. 제1 및 제2 갭필 패턴들(432, 434)은 절연 물질 또는 유전 물질을 포함할 수 있다. 제1 및 제2 갭필 패턴들(432, 434)의 물질은 제1 및 제2 패시베이션 패턴들(310, 510)의 물질과 다를 수 있다. 예를 들어, 제1 및 제2 갭필 패턴들(432, 434)은 벤조시클로부텐(Benzocyclobutene, BCB) 또는 폴리이미드(polyimide)를 포함할 수 있다. 제1 및 제2 갭필 패턴들(432, 434)은 각각 제1 및 제2 홀들(520, 530)을 제1 및 제2 홀들(520, 530)의 각각의 하부부터 상부까지 채울 수 있다. 예시적인 실시예들에서, 액상의 갭필 물질의 일부가 제1 및 제2 공극들(512, 514) 내부로 흘러서, 제1 및 제2 갭필 패턴들(432, 434)을 각각 제1 및 제2 공극들(512, 514) 내부에 형성할 수 있다.

제1 내지 제3 도전 패턴들(210, 220, 230) 상에 각각 제4 도전 패턴(240)이 형성될 수 있다. 제4 도전 패턴들(240)은 제1 내지 제3 도전 패턴들(210, 220, 230)을 통해 전류의 밀도는 높이고, 반도체 소자의 온 저항을 낮출 수 있다. 제4 도전 패턴들(240)을 형성하는 공정은 제2 패시베이션 패턴(510)을 패터닝하는 공정 및 제4 도전 패턴(240)의 전기 도금 공정을 포함할 수 있다. 제2 패시베이션 패턴(510)을 패터닝하는 공정은 식각 마스크를 이용하여 제2 패시베이션 패턴(510)을 건식 식각 또는 습식 식각하여 수행될 수 있다. 제2 패시베이션 패턴(510)은 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각의 상부면을 노출할 수 있다. 제4 도전 패턴들(240)의 전기 도금 공정은 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각의 상에 시드 금속 패턴들(242)을 형성하고, 전기 도금법을 이용하여 시드 금속 패턴들(242) 상에 각각 전기 도금 패턴들(244)을 형성하는 공정을 포함할 수 있다. 시드 금속 패턴들(242)은 제2 패시베이션 패턴(510) 및 제1 내지 제3 도전 패턴들(210, 220, 230)을 덮는 시드 금속막(미도시)을 형성한 후, 시드 금속막을 패터닝하여 형성될 수 있다. 예시적인 실시예들에서, 시드 금속 패턴들(242)은 티타늄(Ti), 금(Au), 또는 은(Ag)을 포함할 수 있고, 전기 도금 패턴들(244)은 금(Au) 또는 알루미늄(Al)을 포함할 수 있다.

일반적으로, 반도체 구조체 상의 패시베이션 막과 도전 패턴이 접촉하면 반도체 구조체와 패시베이션 막 사이에서 누설 전류가 흐를 수 있다. 상기 누설 전류를 최소화할 경우, 반도체 소자의 특성이 개선될 수 있다. 본 발명의 개념에 따르면, 반도체 구조체(10) 상의 제1 패시베이션 패턴(310)이 제1 내지 제3 도전 패턴들(210, 220, 230)로부터 이격되어, 반도체 구조체(10)와 제1 패시베이션 패턴(310) 사이에서 흐르는 누설 전류가 최소화될 수 있다. 이에 따라, 성능이 개선된 반도체 소자를 얻을 수 있다.

도 17은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 평면도이다. 도 18은 도 17의 Ⅰ-Ⅰ'선에 따른 단면도이다. 설명의 간결함을 위하여, 도 1 내지 도 3을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.

도 17 및 도 18을 참조하면, 기판(100), 제1 반도체층(110), 제2 반도체층(120) 및 캡핑층(130)을 포함하는 반도체 구조체(10)가 제공될 수 있다. 반도체 구조체(10) 상에 기판(100)의 상부면에 평행한 제1 방향(D1)에 따라 배열된 제1 도전 패턴(210), 제2 도전 패턴(220) 및 제3 도전 패턴(230)이 제공될 수 있다. 예시적인 실시예들에서, 제1 내지 제3 도전 패턴들(210, 220, 230)은 각각 소스(source) 전극, 게이트(gate) 전극 및 드레인(drain) 전극일 수 있다. 제2 도전 패턴(220)과 반도체 구조체(10) 사이에 게이트 절연 패턴(250)이 개재될 수 있다. 게이트 절연 패턴(250)은 절연 물질 또는 유전 물질을 포함할 수 있다.

제1 패시베이션 패턴(310)은 제1 및 제2 도전 패턴들(210, 220) 사이 및 제2 및 제3 도전 패턴들(220, 230) 사이에 제공될 수 있다. 제1 패시베이션 패턴(310)은 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각으로부터 이격될 수 있다. 제1 및 제2 도전 패턴들(210, 220) 사이 및 제2 및 제3 도전 패턴들(220, 230) 사이의 제1 패시베이션 패턴들(310)의 각각 제1 방향(D1)에 따른 폭을 가질 수 있다. 예시적인 실시예들에서, 제1 및 제2 도전 패턴들(210, 220) 사이의 제1 패시베이션 패턴(310)의 제1 방향(D1)에 따른 폭은 제2 및 제3 도전 패턴들(220, 230) 사이의 제1 패시베이션 패턴(310)의 제1 방향(D1)에 따른 폭보다 작을 수 있다.

제1 패시베이션 패턴(310) 상에 그 하부에 제1 공극(512) 및 제2 공극(514)을 가지는 제2 패시베이션 패턴(510)이 제공될 수 있다. 제1 및 제2 공극들(512, 514)의 각각은 제1 방향(D1)에 따른 폭을 가질 수 있다. 제1 및 제2 공극들(512, 514)의 각각의 제1 방향(D1)에 따른 폭은 제1 및 제2 공극들(512, 514)의 각각에 의해 노출된 제2 패시베이션 패턴(510)의 서로 마주보는 측면들 사이의 제1 방향(D1)에 따른 이격 거리일 수 있다. 예시적인 실시예들에서, 제1 공극(512) 사이의 제1 방향(D1)에 따른 폭은 제2 공극(514) 사이의 제1 방향(D1)에 따른 폭보다 작을 수 있다.

제1 및 제3 도전 패턴들(210, 230) 상에 제4 도전 패턴들(240)이 제공될 수 있다. 예시적인 실시예들에서, 제4 도전 패턴들(240)의 각각은 차례로 적층된 시드 금속 패턴(242) 및 전기 도금 패턴(244)을 포함할 수 있다. 도시되지 않았지만, 제2 도전 패턴(220) 상에 제4 도전 패턴(240)이 제공될 수 있다. 제2 도전 패턴(220) 상의 제4 도전 패턴(240)은 제1 및 제3 도전 패턴들(210, 230) 상의 제4 도전 패턴들(240)로부터 기판(100)의 상부면에 평행하고, 제1 방향(D1)에 교차하는 제2 방향(D2)에 따라 이격될 수 있다.

본 발명의 개념에 따르면, 반도체 구조체(10) 상의 제1 패시베이션 패턴(310)이 제1 내지 제3 도전 패턴들(210, 220, 230)로부터 이격되어, 반도체 구조체(10)와 제1 패시베이션 패턴(310) 사이에서 흐르는 누설 전류가 최소화될 수 있다. 이에 따라, 성능이 개선된 반도체 소자를 얻을 수 있다.

본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

100 : 기판 110, 120 : 제1, 제2 반도체층들
130 : 캡핑층 140 : 메사구조 식각영역
210, 220, 230, 240: 제1 내지 제4 도전 패턴들 250: 게이트 절연 패턴
310, 510: 제1, 제2 패시베이션 패턴들 320, 330, 340: 제1 내지 제3 전극홀들
512, 514: 제1, 제2 공극들 520, 530: 제1, 제2 홀들
410, 420: 제1, 제2 희생 패턴들 432, 434: 제1, 제2 갭필 패턴들
1000, 2000: 제1 및 제2 도전 패드들 1100, 2100: 제4a 및 제4b 도전 패턴들