技术领域
[0001] 本
发明涉及
半导体器件领域，特别是涉及一种全包围栅量子阱互补反相器结构及其制造方法。
背景技术
[0002] FinFET是一种具有垂直“鳍”结构的鳍式
场效应晶体管。鳍式的三维结构可以形成三个栅极以提高功率和效率。当今的14纳米和10纳米芯片采用带有这种FinFET的芯片供电，甚至不久前宣布的7纳米测试芯片也是如此。这些FinFET芯片最近已开始进入
服务器、计算机和设备，并将成为未来几年的标准。
[0003] 公开号为US08350298B2的美国
专利HYBRID MATERIAL INVERSION MODE GAA CMOSFET公开了一种采用混合材料的全包围栅CMOS场效应晶体管。该晶体管的PMOS
沟道和NMOS沟道的横截面为跑道形，栅极将PMOS沟道和NMOS沟道的表面完全包围。这种全包围栅(GAA，Gate-All-Around)晶体管结构具备较高的载流子迁移率、可避免多晶
硅栅耗尽及短沟道效应等优点。
[0004] 通过将硅纳米
片层水平堆叠在一起，可以实现5纳米
节点的GAA晶体管结构，提供未来应用所需的功率和性能提升。从垂直结构到水平硅层的变化开启了晶体管上的第四个“栅”，这使得电
信号能够穿过芯片上的其他晶体管并在它们之间传递。在这些维度上，它意味着这些信号正穿过一个宽度不大于两到三条并排DNA链宽度的
开关。因此，人们非常渴望利用类似这样的新的性能提升技术，来应对超过5nm节点的器件所面临的挑战。
[0005] 在京都召开的2017年VLSI技术和
电路研讨会上宣布了一种用于5纳米节点芯片的新型晶体管。这种晶体管采用业界一流的工艺来堆叠硅纳米片作为器件结构，将栅极围绕在晶体管周围，能够在指甲大小的芯片上实现300亿个开关的规模，这与如今最前沿的10纳米芯片相比将显著提高功率和性能。
[0006] 然而，在实际的生产应用中，如何进一步提高器件的
密度、功率和性能仍是本领域技术人员亟待解决的技术问题。
发明内容
[0007] 鉴于以上所述
现有技术，本发明的目的在于提供一种全包围栅量子阱互补反相器结构及其制造方法，用于进一步提升器件性能。
[0008] 为实现上述目的及其他相关目的，本发明提供一种半导体器件结构，包括：
[0009] 衬底；
[0010] 位于所述衬底上的半导体纳米片；
[0011] 完全环绕包围所述半导体纳米片的第一半导体层；
[0012] 完全包围所述第一半导体层的第二半导体层；
[0013] 完全包围所述第二半导体层的栅区；以及
[0014] 相对的设置于所述半导体纳米片两端的源区和漏区；
[0015] 其中，所述第一半导体层的带隙宽度小于所述半导体纳米片的带隙宽度，为空穴提供量子阱。
[0016] 可选地，所述半导体纳米片采用硅纳米片。
[0017] 可选地，所述第一半导体层的材料包括Ge。
[0018] 可选地，所述第一半导体层采用压缩应变锗层。
[0019] 可选地，所述第二半导体层为
电子提供量子阱。
[0020] 可选地，所述第二半导体层采用拉伸应变硅层。
[0021] 可选地，所述第二半导体层的带隙宽度大于所述第一半导体层的带隙宽度，略小于所述半导体纳米片的带隙宽度。
[0022] 可选地，所述半导体纳米片具有水平方向的宽度和长度，以及垂直于水平方向的高度，所述半导体纳米片的长度定义了所述源区和漏区之间的距离，所述半导体纳米片宽度方向的截面轮廓大致为跑道形，所述跑道形由左右两端的半圆及中部的与左右两端半圆过渡连接的矩形共同构成。
[0023] 可选地，所述栅区包括完全包围所述第二半导体层的栅介质层，以及完全包围所述栅介质层的栅极层。
[0024] 为实现上述目的及其他相关目的，本发明还提供一种半导体器件结构的制造方法，包括以下步骤：
[0025] 提供衬底；
[0026] 在所述衬底上形成半导体纳米片；
[0027] 形成完全环绕包围所述半导体纳米片的第一半导体层；
[0028] 形成完全包围所述第一半导体层的第二半导体层；
[0029] 形成完全包围所述第二半导体层的栅区；以及
[0030] 在所述半导体纳米片的两端分别形成源区和漏区；
[0031] 其中，所述第一半导体层的带隙宽度小于所述半导体纳米片的带隙宽度。
[0032] 可选地，所述半导体纳米片采用硅纳米片。
[0033] 可选地，所述第一半导体层由Ge的
质量分数不低于50％的SiGe材料形成。
[0034] 可选地，形成压缩应变锗层作为所述第一半导体层；形成拉伸应变硅层作为所述第二半导体层。
[0035] 可选地，所述第一半导体层采用
外延沉积的方法形成。
[0036] 可选地，在所述衬底上形成半导体纳米片包括：利用先
氧化再湿法
腐蚀的方法处理所述半导体纳米片的拐
角以形成圆角。
[0037] 为实现上述目的及其他相关目的，本发明还提供一种全包围栅量子阱互补反相器结构，包括：
[0038] 衬底；
[0039] 位于所述衬底上的第一场效应晶体管和第二场效应晶体管，所述第一场效应晶体管和所述第二场效应晶体管均包括沟道、相对的设置于所述沟道两端的源区和漏区以及完全包围所述沟道的栅区，所述第一场效应晶体管和所述第二场效应晶体管的沟道横向并排设置，其中，所述沟道包括位于所述衬底上的半导体纳米片、完全包围所述半导体纳米片的第一半导体层及完全包围所述第一半导体层的第二半导体层，所述第一半导体层为空穴提供量子阱，所述第二半导体层为电子提供量子阱，所述栅区包括完全包围所述沟道的栅介质层以及完全包围所述栅介质层的栅极层；
[0040] 将所述第一场效应晶体管的栅极层和所述第二场效应晶体管的栅极层连接在一起的共用栅
电极，所述共用栅电极将所述第一场效应晶体管的栅极层和所述第二场效应晶体管的栅极层完全包围。
[0041] 可选地，在所述反相器结构中，所述第一场效应晶体管为高电子迁移率晶体管(HEMT，high electron mobility transistor)，所述第二场效应晶体管为高空穴迁移率晶体管(HHMT，high hole mobility transistor)，所述第一场效应晶体管的源极连接电源端VDD，所述第一场效应晶体管的漏极与所述第二场效应晶体管的漏极连接在一起作为输出端Vout，所述第二场效应晶体管的源极接地，所述共用栅电极作为输入端Vin。
[0042] 可选地，所述半导体纳米片具有水平方向的宽度和长度，以及垂直于水平方向的高度，所述半导体纳米片的长度定义了所述源区和漏区之间的距离，所述半导体纳米片宽度方向的截面轮廓大致为跑道形，所述跑道形由左右两端的半圆及中部的与左右两端半圆过渡连接的矩形共同构成。
[0043] 可选地，所述半导体纳米片采用硅纳米片。
[0044] 可选地，所述第一半导体层采用压缩应变锗层；所述第二半导体层采用拉伸应变硅层。
[0045] 可选地，所述第一场效应晶体管和所述第二场效应晶体管分别包括纵向排列的多条所述沟道。
[0046] 可选地，所述第一场效应晶体管和所述第二场效应晶体管之下设有绝缘埋层与所述衬底隔离。
[0047] 为实现上述目的及其他相关目的，本发明还提供一种全包围栅量子阱互补反相器结构的制造方法，包括以下步骤：
[0048] 提供衬底；
[0049] 在所述衬底上形成牺牲层与半导体纳米片层交错的堆叠结构；
[0050] 定义至少两个并排的沟道区域，并
刻蚀所述堆叠结构得到分别对应所述两个沟道区域的两组并排的半导体纳米片，去除所述半导体纳米片下方的牺牲层，使所述半导体纳米片周围裸露并悬于所述衬底上；
[0051] 分别在两组半导体纳米片上形成完全环绕包围所述半导体纳米片的第一半导体层、完全包围所述第一半导体层的第二半导体层、完全包围所述第二半导体层的栅介质层以及完全包围所述栅介质层的栅极层，所述第一半导体层为空穴提供量子阱，所述第二半导体层为电子提供量子阱；
[0052] 形成共用栅电极，所述共用栅电极同时将两组半导体纳米片上的栅极层完全包围；
[0053] 在所述半导体纳米片的两端分别形成源区和漏区。
[0054] 可选地，所述堆叠结构是在所述衬底上
外延生长形成，所述牺牲层为外延生长的SiGe层，所述半导体纳米片层为外延生长在所述牺牲层上的Si层。
[0055] 可选地，在所述半导体纳米片上形成所述第一半导体层之前，利用先氧化再湿法腐蚀的方法使所述半导体纳米片的拐角变为圆角。
[0056] 可选地，形成所述第一半导体层是在所述半导体纳米片上外延生长压缩应变锗层；形成所述第二半导体层是在所述第一半导体层上外延生长拉伸应变硅层。
[0057] 可选地，在所述衬底上形成
浅沟槽隔离结构，并在所述衬底上形成绝缘埋层。
[0058] 如上所述，本发明的全包围栅量子阱互补反相器结构及其制造方法，具有以下有益效果：
[0059] 本发明利用堆叠硅纳米片层制作了三维器件结构，栅极将沟道表面完全包围，实现了全包围栅，并且共用栅电极将多个沟道同时包围，使器件结构更为紧密，沟道采用量子阱层包裹硅纳米片，通过HEMT和HHMT形成互补反相器电路，使器件具备更好的性能及进一步按比例缩小的能
力。此外，沟道截面为跑道形，可增大沟道横截面积，提高器件的驱动
电流，而同时又保持器件的电完整性。
[0060] 相较于现有技术，本发明的器件结构紧凑，有利于提高器件密度，提升芯片性能，并且结构简单，制作工艺易于实现。
附图说明
[0061] 图1a-1b显示为本发明
实施例提供的全包围栅量子阱互补反相器结构的示意图，其中，图1a为俯视示意图，图1b为图1a中AA’方向的截面示意图。
[0062] 图2显示为本发明实施例中部分材料的能带示意图。
[0063] 图3显示为本发明实施例提供的全包围栅量子阱互补反相器的电路示意图。
[0064] 图4a-4k显示为本发明实施例提供的全包围栅量子阱互补反相器结构制造方法的流程示意图。
[0065] 元件标号说明
[0066] 100 衬底
[0067] 200 绝缘埋层
[0068] 300 半导体纳米片
[0069] 400 第一半导体层
[0070] 500 第二半导体层
[0071] 600 栅介质层
[0072] 700 栅极层
[0073] 800 共用栅电极
[0074] a 第一场效应晶体管
[0075] b 第二场效应晶体管
[0076] 310 牺牲层
[0077] 320 半导体纳米片层
[0078] 330a 第一沟道区域
[0079] 330b 第二沟道区域
[0080] 210 隔离介质
[0081] 700a 第一栅极层
[0082] 700b 第二栅极层
[0083] S1-S6 步骤
具体实施方式
[0084] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本
说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0085] 需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0086] 请参阅图1a和图1b，本实施例提供一种全包围栅量子阱互补反相器结构，其包括：衬底100、位于所述衬底100上的第一场效应晶体管a、第二场效应晶体管b和共用栅电极
800，其中，图1a为俯视示意图，图1b为图1a中AA’方向的截面示意图。
[0087] 所述衬底100可以是常规的体硅衬底或其他适合的半导体衬底。在所述衬底100上设有绝缘埋层200，使之与所述第一场效应晶体管a和所述第二场效应晶体管b隔离。
[0088] 所述第一场效应晶体管a和所述第二场效应晶体管b均为全包围栅的非平面晶体管。它们的结构基本相同，包括沟道、相对的设置于所述沟道两端的源区S和漏区D以及完全包围所述沟道的栅区。所述第一场效应晶体管a和所述第二场效应晶体管b的沟道横向并排设置。
[0089] 其中，所述沟道包括位于所述衬底100上的半导体纳米片300、完全包围所述半导体纳米片300的第一半导体层400及完全包围所述第一半导体层400的第二半导体层500，所述第一半导体层400为空穴提供量子阱，所述第二半导体层500为电子提供量子阱，所述栅区包括完全包围所述沟道的栅介质层600以及完全包围所述栅介质层600的栅极层700。在源区S和漏区D与栅区和共用栅电极800之间还设有
电介质层作为侧墙隔离(spacer)。
[0090] 所述共用栅电极800完全包围所述第一场效应晶体管a的栅极层700和所述第二场效应晶体管b的栅极层700，使它们连接在一起。
[0091] 具体地，所述半导体纳米片300可以采用硅纳米片。它具有水平方向的宽度w和长度l，以及垂直于水平方向的高度h。它高度h可以为10-100nm。它的长度l定义了所述源区S和漏区D之间的距离。在所述半导体纳米片300宽度w方向上的截面轮廓大致为跑道形，如图1b中所示，所述跑道形由左右两端的半圆及中部的与左右两端半圆过渡连接的矩形共同构成。这种截面形状可增大沟道横截面积，提高器件的驱动电流，而同时又保持器件的电完整性。
[0092] 所述第一半导体层400作为空穴量子阱层，它的带隙(bandgap)
位置应高于所述半导体纳米片300的带隙位置，从而可为空穴提供量子阱。具体地，所述第一半导体层400可以采用含Ge的材料，例如，可由Ge浓度不低于50％(质量分数)的SiGe材料形成。
[0093] 作为本发明的一个优选方案，所述第一半导体层400的带隙宽度小于所述半导体纳米片300的带隙宽度；所述第二半导体层500的带隙宽度大于所述第一半导体层400的带隙宽度，略小于所述半导体纳米片300的带隙宽度。具体地，所述第一半导体层400可以采用压缩应变锗(s-Ge)层；所述第二半导体层500可以采用拉伸应变硅(s-Si)层。
[0094] 图2所示依次为绝缘层上硅(SOI)、应变锗(s-Ge)、应变硅(s-Si)及电介质(Dielectric)的能带图。可见，应变锗(s-Ge)的带隙宽度小于绝缘层上硅(SOI)的带隙宽度，应变硅(s-Si)的带隙宽度大于应变锗(s-Ge)的带隙宽度而略小于绝缘层上硅(SOI)的带隙宽度。其中，应变锗(s-Ge)的带隙位置高于绝缘层上硅(SOI)的带隙位置，即在
价带顶端(Ev)形成了一个空穴的量子阱，从而可在此处产生二维空穴气(2DHG，Two-dimensional hole gas)；应变硅(s-Si)的带隙宽度小于电介质的带隙宽度，在导带底端(Ec)形成了一个电子的量子阱，从而可在此处产生二维电子气(2DEG，Two-dimensional electron gas)。因此，在本实施例中，当半导体纳米片300采用硅纳米片，第一半导体层400采用压缩应变锗(s-Ge)层，第二半导体层500采用拉伸应变硅(s-Si)层时，第一半导体层400可作为空穴量子阱层，第二半导体层500可作为电子量子阱层。
[0095] 本实施例的全包围栅量子阱互补反相器结构可采用如图3所示的互补反相器电路，其中所述第一场效应晶体管a可为高电子迁移率晶体管(HEMT，high electron mobility transistor)，即pEFT，所述第二场效应晶体管b可为高空穴迁移率晶体管(HHMT，high hole mobility transistor)，即nEFT，所述第一场效应晶体管a的源极S连接电源端VDD，所述第一场效应晶体管a的漏极D与所述第二场效应晶体管b的漏极D连接在一起作为输出端Vout，所述第二场效应晶体管b的源极S接地，所述共用栅电极800作为输入端Vin。
[0096] 此外，作为本发明的优选方案，所述第一场效应晶体管a和所述第二场效应晶体管b还可以分别包括纵向排列的多条沟道，以提高器件性能。本实施例中，每个晶体管可以对应上下两条沟道，而在本发明的其他实施例中，每个场效应晶体管还可以对应更多数量的沟道。
[0097] 下面结合附图进一步详细说明本实施例提供的全包围栅量子阱互补反相器结构的制造方法。
[0098] 请参阅图4a-4k，本实施例提供一种全包围栅量子阱互补反相器结构的制造方法，包括S1-S6等步骤。
[0099] S1提供衬底100。所述衬底100可以是常规的体硅衬底或其他适合的半导体衬底。
[0100] S2在所述衬底100上形成牺牲层310与半导体纳米片层320交错的堆叠结构，如图4a所示。
[0101] 具体地，所述堆叠结构可以在所述衬底100上外延生长形成。例如，可以在所述衬底100上外延生长SiGe层作为所述牺牲层310，再在所述牺牲层310上外延生长Si层作为所述半导体纳米片层320。其中，所述牺牲层310的厚度可以为10-200nm，所述半导体纳米片层320的厚度可以为10-100nm。本实施例中，堆叠结构中的牺牲层310和半导体纳米片层320为两层，在其他实施例中，它们的层数可以更多，以提供更多数量的沟道。
[0102] S3定义至少两个并排的沟道区域，并刻蚀所述堆叠结构得到并排的两组半导体纳米片300，去除所述半导体纳米片300下方的牺牲层310，使所述半导体纳米片300周围裸露并悬于所述衬底100上。
[0103] 如图4b所示，可以先利用
光刻和刻蚀工艺形成浅沟槽隔离结构(STI)所需的沟槽，同时可定义出至少两个并排的沟道区域，如分别对应第一场效应晶体管a和第二场效应晶体管b的第一沟道区域330a和第二沟道区域330b。所述沟槽从所述堆叠结构表面深入至衬底100中。刻蚀所述沟槽的同时，即可得到分别对应第一沟道区域330a和第二沟道区域330b的两组并排的半导体纳米片300，即硅纳米片。
[0104] 然后，如图4c所示，在沟槽中填入隔离介质210，再如图4d所示采用化学机械
研磨(CMP)使所得结构表面平坦化，避免在半导体纳米片300上有介质材料残留。随后，如图4e所示，利用光刻和刻蚀工艺去除第一沟道区域330a和第二沟道区域330b周围的隔离介质材料，保留填入衬底100中的隔离介质210。
[0105] 接着，可以采用选择性横向刻蚀去除半导体纳米片300下方的牺牲层310，如图4f所示，使所述半导体纳米片300周围裸露并悬于所述衬底100上。本实施例中，去除SiGe材质的牺牲层310，可以采用包含HF、HNO3、H2O的腐蚀液。
[0106] 为了获得跑道形的截面轮廓，去除牺牲层310后，还可以利用先氧化再湿法腐蚀的方法处理所述半导体纳米片300的拐角以形成圆角。如图4g所示，先氧化半导体纳米片300，再采用稀氟氢酸(DHF)腐蚀去除氧化层，从而得到截面大致为跑道形的半导体纳米片300。然后在高于800℃-1200℃的
温度下进行氢
退火，退火时间可为5分钟到8小时。进行氢退火可使腐蚀处理后的半导体纳米片300表面更加光滑、致密。
[0107] S4分别在两组半导体纳米片300上形成完全环绕包围所述半导体纳米片300的第一半导体层400、完全包围所述第一半导体层400的第二半导体层500、完全包围所述第二半导体层500的栅介质层600以及完全包围所述栅介质层600的栅极层700，所述第一半导体层400为空穴提供量子阱，所述第二半导体层500为电子提供量子阱。
[0108] 如图4h所示，可以在所述半导体纳米片300上外延生长压缩应变锗层作为所述第一半导体层400，再在所述第一半导体层400上外延生长拉伸应变硅层作为所述第二半导体层500，然后可以采用
化学气相沉积(CVD)或
原子层沉积(ALD)工艺沉积高
介电常数(High-k)电介质作为栅介质层600。形成栅介质层600的同时，也在暴露的衬底100表面形成了绝缘埋层200。
[0109] 形成栅极层700时，可以如图4i和图4j所示，利用化学气相沉积(CVD)或原子层沉积(ALD)工艺沉积栅极材料，在栅介质层600上形成对应第一场效应晶体管a的第一栅极层700a，并去除对应第二场效应晶体管b处的栅极材料，然后再利用化学气相沉积(CVD)或原子层沉积(ALD)工艺沉积栅极材料，形成对应第二场效应晶体管b的第二栅极层700b，并去除第一栅极层700a上多余的栅极材料。即，可以先形成第一栅极层700a，再形成第二栅极层
700b。形成第一栅极层700a的材料可以包括TiN、TaN、TiAl、Ti或其他适合的栅极材料，形成第二栅极层700b的材料可以包括TiN、TaN、TiAl、Ti或其他适合的栅极材料。
[0110] S5形成共用栅电极800，所述共用栅电极800同时将两组半导体纳米片300上的栅极层700完全包围。如图4k所示，共用栅电极800将第一栅极层700a和第二栅极层700b完全包围，使它们连接在一起。形成共用栅电极800的材料可以包括Al、W、Cu等导电材料。
[0111] S6在所述半导体纳米片300的两端分别形成源区和漏区(图中未示出)，完成第一场效应晶体管a和第二场效应晶体管b的制作。其中，第一场效应晶体管a为HEMT，第二场效应晶体管b为HHMT。
[0112] 最后还可以根据图3所示的互补反相器电路形成完整的反相器，包括引出源极、漏极等步骤。由于HEMT和HHMT的沟道横向并排设置，使两端的源极漏极更加便于连接和引出，也使得器件更为紧凑，易于集成。
[0113] 综上所述，本发明利用堆叠硅纳米片层制作了三维器件结构，栅极将沟道表面完全包围，实现了全包围栅，并且共用栅电极将多个沟道同时包围，使器件结构更为紧密，沟道采用量子阱层包裹硅纳米片，通过HEMT和HHMT形成互补反相器电路，使器件具备更好的性能及进一步按比例缩小的能力。此外，沟道截面为跑道形，可增大沟道横截面积，提高器件的驱动电流，而同时又保持器件的电完整性。
[0114] 相较于现有技术，本发明的器件结构紧凑，有利于提高器件密度，提升芯片性能，并且结构简单，制作工艺易于实现。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0115] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的
权利要求所涵盖。
