光控场效应晶体管和使用它的集成光电检测器
阅读：1016发布：2020-11-09
专利汇可以提供光控场效应晶体管和使用它的集成光电检测器专利检索，专利查询，专利分析的服务。并且本 发明 的光控FET具有：衬底侧耗尽层生成层兼背栅层(13；13a，13b)，设置于衬底(10)和 沟道 层之间，形成对沟道层(15)的 同质结 或 异质结 ，使衬底侧耗尽层(22)从衬底(10)一侧向沟道层(15)延伸，并通过利用对沟道层(15)照射光而光产生的载流子对背栅施加偏置。在沟道层(15)的表面侧设置有势垒层(16)，其带隙比沟道层(15)的宽，使得光产生的载流子中的一种在沟道层(15)中运动，而光产生的载流子中的另一种停滞或者被阻挡。在沟道层(15)表面侧设有表面侧耗尽层生成层(17)，使表面侧耗尽层(21)从该表面侧延伸进沟道层(15)，当无光照时使表面侧耗尽层(21)与衬底侧耗尽层(22)相 接触 以关闭沟道层(15)中的 电流 通路，从而使元件为截止状态。，下面是光控场效应晶体管和使用它的集成光电检测器专利的具体信息内容。
1.一种化合物半导体系的光控场效应晶体管，具有形成在衬底上的沟道层，该沟道层构成源电极与漏电极之间的电流通路并且在该源电极与漏电极之间充当光电二极管的一部分以及感光区域的一部分，其特征在于，包括：
衬底侧耗尽层生成层兼背栅层，设置在所述衬底与所述沟道层之间，与该沟道层构成同质结或异质结，使衬底侧耗尽层从衬底一侧向该沟道层延伸，并且利用照射光而光产生的载流子对该沟道层施加背栅偏置；
势垒层，设置在该沟道层的表面一侧，其带隙比该沟道层的带隙宽，为了使所述光产生的载流子中的一种、即电子在所述沟道层中移动，使光产生的载流子中的另一种、即空穴停止或者被阻挡，通过在与所述沟道层的界面处使价带的能带偏移大于导带的能带偏移，从而仅将空穴选择性地禁闭在该界面上；以及
表面侧耗尽层生成层，设置在该沟道层表面一侧，使表面侧耗尽层从表面侧延伸进该沟道层，使表面侧耗尽层在未被光照射时与衬底侧耗尽层相接触以关闭所述沟道层内部的电流通路，使元件为截止状态。
2.如权利要求1所述的光控场效应晶体管，其特征在于，
所述衬底侧耗尽层生成层兼背栅层具有与所述沟道层中的多数载流子相反的极性或者是半绝缘的，并具有比所述沟道层宽的带隙。
3.如权利要求1所述的光控场效应晶体管，其特征在于，
所述衬底侧耗尽层生成层兼背栅层的侧表面是半绝缘的或者具有相反极性，并具有由带隙大的层所覆盖的埋入结构。
4.如权利要求1所述的光控场效应晶体管，其特征在于，
还包括与沟道层的下表面接触的梯度化层；
利用该梯度化层所具有的能带倾斜化结构，使上述由光照射而产生的载流子从所述衬底一侧向所述表面一侧漂移。
5.如权利要求1所述的光控场效应晶体管，其特征在于，
在所述表面侧耗尽层生成层上开出有呈点状分布的多个开口；
在该带有开口的表面侧耗尽层生成层上，以将该开口完全填充的方式形成了所述源电极和所述漏电极中的一方。
6.如权利要求1所述的光控场效应晶体管，其特征在于，
在所述沟道层中形成了多个盲孔，该盲孔在沿截面方向看时至少切除了所述沟道层并且具有间隔地排列，相邻的该盲孔之间的部分成为电流狭窄区域，该沟道层内流过的电流只能通过该电流狭窄区域流过。
7.如权利要求6所述的光控场效应晶体管，其特征在于，
所述表面侧耗尽层生成层还覆盖着暴露于所述盲孔的内壁表面的层结构的侧表面。
8.如权利要求1所述的光控场效应晶体管，其特征在于，
从俯视图上看，所述源电极和所述漏电极中的一方由所述沟道层包围，而另一方则包围着该沟道层。
9.如权利要求1所述的光控场效应晶体管，其特征在于，
还包括在所述源电极和所述漏电极之间的中途的、在形成于所述沟道层上的所述表面侧耗尽层生成层上形成肖特基结或者pn结的栅电极。
10.一种集成型光检测器，其特征在于，
是将多个如权利要求1所述的光控场效应晶体管集成而制成的；
相邻的各个该光控场效应晶体管之间由到达所述衬底的隔离槽相互隔离。
11.如权利要求10所述的集成型光检测器，其特征在于，
所述隔离槽的壁表面由与所述衬底侧耗尽层生成层兼背栅层的极性相反、并且具有比所述沟道层或者所述衬底侧耗尽层生成层兼背栅层的带隙大的带隙的层所覆盖。
12.如权利要求10所述的集成型光检测器，其特征在于，
所述多个光控场效应晶体管被设置为矩阵形式，在各个行中以相同的外延层结构形成了如权利要求1所述的光控场效应晶体管作为并非用于光检测而是用于读出的场效应晶体管。
13.如权利要求10或12所述的集成型光检测器，其特征在于，
在所述多个光控场效应晶体管的每一个中设置有在所述源电极和所述漏电极之间的中途的、在形成于所述沟道层上的所述表面侧耗尽层生成层上形成肖特基结或者pn结的栅电极，
其中，该多个光控场效应晶体管的每个除了具有在被光照射时将光感应的电荷进行放大并读出的功能外，还具有在被光照射时根据对所述栅电极施加的电压来切断光电流输出的矩阵开关的功能。
光控场效应晶体管和使用它的集成光电检测器
技术领域
[0002] 背景技术
[0003] 在医药、灾害预防和工业检测领域等各种应用中，对近红外区域的光电检测器，尤其是以一维或者二维排列了多个光电检测器的光电检测器阵列作为用于光谱系统或者红外线照相机的红外光电检测器具有很高需求。例如，在医学和生物测量学领域，非介入行为被重新肯定并商品化为利用红外附近区域中的0.7～0.9μm之间的血色素光谱特征的“活体内氧分监控装置”或者“血管图像认证系统”。适用范围还可扩展至利用光断层照相术的诊断或者测量波长设定为1.2至1.5μm的红外区域的生物测量。在此条件下，活体渗透性进一步增加，能够实现即使注视光源也是安全的所谓“眼睛安全”条件。
[0004] 同样，鉴于由单质氧造成的活体发射波长为1269nm等事实，与近来广受关注的利用荧光标签进行的单分子检测有关，对于红外区域内的弱光的检测系统的需求很大。在灾害预防和安全领域，比较强的光照是可的，因此，期待实现强化了利用物质的特定红外光吸收特性、例如温度和湿度、进行活体识别以及温度测量功能的夜视照相机。此外，当波长范围扩展至4μm时，就可以检测热图像或者有毒气体，如CO，以及服务于灾害预防和遥感。 [0005] 另一重要应用领域为利用具有所谓“智能像素”功能的成像装置进行距离识别或者移动体识别。例如，如在文献1中所公开的，已开发出了一种照相机，该照相机根据数MHz频率的调制光的相位来测量距离。该照相机利用与硅CCD(电荷耦合元件)以调制频率同步的开关进行所谓的锁定检测。
[0006] 文献1：Robert Lange and Peter Seitz，“Solid-StateTime-of-Flight Range Camera”，IEEE JOURNAL of QUANTUMELECTRONICS，VOL.37，NO.3，p.390-397(MARCH 2001)。 [0007] 在此，根据基本光电检测器自身的结构，可检测红外区域的现有光电检测器可大致分为以下所示的1)至3)三类。
[0008] 1)光电倍增管(PMT)，将由入射光激发而从光电转换表面发射的电子倍增来检测电荷，或者具有电子倍增机制(例如，电子轰击CCD照相机：Hamamatsu Photonics K.K生产的EB-CCD照相机)。
[0012] 同样，在EB-CCD照相机中，由于感应静电放电在数伏电压下会破坏微CCD，事实上难以将CCD与需要1KV加速电压的电子倍增板组合。因此，EB-CCD照相机作为产品太过昂贵，达不到满足广泛需求的程度。另一方面，尽管使用化合物半导体的PIN光电二极管的结构简单和相对易于集成，但PIN光电二极管的检测限制远差于硅CCD，其原因在于其感光度低并受到来自外部放大器的读出噪声的极大影响，以及不像硅CCD那样具有电荷存储机制。
[0013] 由现有光电检测器引起的另一严重问题是感光波长区域有限。尽管开发出了在可见光区域内的各种摄像器件，但在波长在150nm～300nm的紫外区域和波长大于1μm的红外区域的感光度不足。为了处理宽范围的波长区域需要设置多个具有不同感光特性的光电检测器，导致复杂的光学系统。
[0014] 在不是化合物半导体系光电检测器，而是具有硅感光层并处理从可见光到近红外区域的波长的光电检测器中，将利用集成于半导体中 的晶体管放大光感生电流的光电晶体管用于光中继或者摄像器件。尤其是，CMOS图像传感器作为高分辨率照相机或者摄像机的摄像器件越来越普及。因其采用了具有光电检测器和组合于单个像素内的MOSFET的有源单元系统，故易于进行高密度集成。
[0015] 此外，下述的文献2和3公开了一种被称为VMIS(阈值电压调制图像传感器)的硅基光电检测器，其中试图利用元件内的p型阱将来自内置光电二极管的输出与MOSFET的背栅互连，从而将光电检测器和FET组合起来。
[0016] 文献2：JP-A2004-241487
[0017] 文献3：“Principle of Operation of VMIS”，TransistorTechnology，p.160，February 2003，CQ Publishing Co.，Ltd.，1-14-2Sugamo，Toshima-Ku，Tokyo。 [0018] 但是，光产生的载流子在不采取任何措施的情况下会消散，原因是必须剥离源极和漏极各自的接触部分的作为栅绝缘层的氧化硅膜。因此，例如需要采用额外的工艺以在栅电极和源电极周围提供空穴存储层和沿侧方向的杂质浓度梯度，从而产生防止载流子流出源电极的势垒。为了形成这样的杂质分布，还需要进行多次离子注入工艺。VMIS的元件隔离工艺更为困难，因其为双极元件。这样，与一般CMOS图像传感器相比，元件制造工艺变得复杂。
[0019] 作为利用在红外区域内具有感光度的化合物半导体元件的集成图像传感器，到目前为止已经开发出了利用具有集成规模从320×256像素至VGA(640×480像素)的焦平面阵列(FPA)的红外照相机。由于该红外线照相机与传统的摄像管系统的红外线照相机相比，重量轻、感光度高以及视觉残像低，而逐渐普及。但是，由于用于FPA的光接收元件本身没有寻址功能，故摄像器件的实现需要复杂的工序，例如二维化合物半导体PIN光电检测器阵列的晶片减薄工艺，以及将其贴合至二维硅电荷放大阵列。此外，FPA尚未解决由外部放大器引起的读出噪声的较大影响的问题，这是因为类似于分立PIN光电检测器的情形，其需要将最多与入射光中光子的数量相对应的由光产 生的电子-空穴对所感应的微弱电流进行放大。
[0020] 诸如异质结双极晶体管(HBT)和高电子迁移率晶体管(HEMT)之类的组合了有源元件的高敏光电检测器，同样作为具有红外区域感光度的化合物半导体元件，也得到了研究。其中，FET具有简单的结构，主要作为单极元件广泛应用于高频和无线电传输。如果该FET也可以被用作包含光电检测器部分的单元元件，则除了易于集成和元件面积增大之外，还有提供高速低功耗元件的很大的可能性。此外，由于实质上的工作区域靠近前表面，故可以期待得到宽光谱范围的感光度。事实上，大量的研究结果可归结为以下所述。 [0021] 例如，具有化合物半导体系FET作为基本结构的光控FET最初在GaAs衬底上的GaAs/AlGaAs系材料上被开发。但是，当GaAs层用于还充当光的入射区域并流过电流的沟道区域的缓冲层时，感光波长的上限为850nm以下，如下述文献4所述。
[0022] 文献4：Hongjoo Song，Hoon Kim，“Analysis of AlGaAs/GaAsHeterojunction Photodetector with a Two-Dimensional ChannelModulated by Gate Voltage”，Extended Abstract of the 2003International Conference on Solid State Device and Materials，Tokyo，2003，p.186-187。
[0023] 有鉴于此，为了保证更高速度和扩大感光波长范围，使用了含铟的材料，诸如In0.53Ga0.47As、InGaAsP、In0.52Al0.48As等。在InP衬底上的InGaAs系材料的情况下，波长范围即使在应变状态下其界限也为2.5μm。但是，已经开发出了利用在从4～6μm波长具有感光度的InSb或者InAsSb感光层的FPA，并将其用于热成像或者有毒气体检测。 [0024] 在GaAs/AlGaAs系材料中，在衬底和外延层之间或者在外延生长结束后的表面与电介质绝缘膜之间的界面处引入深杂质能级，将费米能级固定在中间能级附近。因此，载流子被耗尽，在界面处形成了半绝缘层。在含铟的材料中，与此相反，在表面或者界面处倾向于形成导电层。
[0025] 换言之，为了在制造GaAs/AlGaAs系FET时得到沟道的导电性，需要引入能够补偿在元件界面处感应的表面能级的影响的施主。反之，在制造InGaAs/InP系FET时需要抑制由形成于表面或者界面处的导电层引起的泄漏电流。
[0026] 由于肖特基势垒易于在与InP晶格匹配的InAlAs中形成，如下文献5中所述，提出了利用InP衬底上的InGaAs沟道的FET。通常，由InAlAs形成夹着沟道层的势垒层。目前已基于此材料实现了最高速的HEMT元件。
[0027] 文献5：Yoshimi Yamashita，Akira Endoh，Keisuke Shinohara，Kohki Hikosaka，Toshiaki Matsui，Satoshi Hiyamizu，and TakashiMimura，“Pseudomorphic In0.52Al0.48As/In0.7Ga0.3As HEMTs with anUltrahigh for 562GHz”，IEEE ELECTRON DEVICE LETTERS，VOL.23，NO.10，P.573(OCTOBER 2002)。
[0028] 但是，另一方面，该元件有一些缺点。由于作为光吸收层的InGaAs沟道层薄，对长波长光的吸收效率不好，需要诸如波导耦合等改进。在波导耦合中，元件端面被用作受光表面，需要精确对准。此外，由于InAlAs势垒层与氧或者空气中的水分反应，从可靠性角度看元件存在问题。另一个问题是，由于InAlAs中的杂质容易移动，阈值容易不稳定。 [0029] 尽管无Al的InP作为栅极材料在可靠性上较好，但仍存在一些困难：难以形成肖特基结；发生表面泄漏电流；以及在衬底与外延层之间的界面上发生泄漏电流等。 [0030] 这些问题已经被认识到，也提出了一些解决方法。例如下述文献6，公开了一种具有HEMT结构作为其基本结构的光控FET，其中由p型InAlAs对表面能产生的固定效应(pinning effect)被用于在暗状态下使耗尽层从表面延伸，从而切断源-漏电流，并在光照射时通过在栅极区域积累空穴来感应电子，从而试图制造具有放大功能的光电检测器。 [0031] 文献6：JP-A 2001-111093
[0033] 文献7：JP-A HEI 5-275474
[0035] 文献8：JP-A 2005-203428
[0036] 文献9：JP-A 2001-332758
[0037] 文献10：JP-A HEI 9-260711
[0038] 但是，即使特别考虑由不是硅系而是化合物半导体系的FET结构构成的光电检测器，使用被认为是现有技术中的优秀者的文献6中公开的技术并按其构思实际地制造元件，也还不能获得具有足够令人满意的感光度的光控FET。尤其是需要形成足够厚的光吸收层，以实现适用于摄像器件的表面侧光照的光控FET。此外，未采取防止泄漏电流的措施，无法抑制来自与沟道长度方向正交的沟道宽度方向的边缘的泄漏电流。即使包含了文献7中公开的开槽技术，根据本发明人的经验，由于电介质绝缘膜的形成引起泄漏电流穿过沟槽表面，这不能成为一种有效的方法。
[0039] 在文献8、9和10中公开的结构必须通过利用电子束曝光方法的超精密微加工技术形成。此外，为了形成文献10中所公开的电流限制部分，必须使用亚微米光刻机，原因在于需要进行能级间距的微调。显然，不希望元件制造需要这么高的精度、这么大量的工序以及复杂性。由于还未取得令人满意的感光度，现有技术还没有达到可以不做修正地在将来推荐的程度。首先，量子结构对于获得高感光度光控FET必不可少。
发明内容
[0040] 本发明是鉴于现有技术的情况而提出的，其目的在于提供一种光 控FET，作为有利于扩展波长范围的化合物半导体系光电检测器，而不是像文献2和3中公开的硅系光电检测器。该光控FET消除或减小了现有技术的元件组的缺点，即使以利用分辨率最高为0.5μm左右一般的光刻机的即可制造的元件尺寸就能够获得足够高的感光度，并且具有有效抑制泄漏电流的、二维或者三维可重复性良好的元件结构。
[0041] 为达到上述目的，本发明提出了一种具有以下结构的光控FET作为光电检测器的一种改进，它不是具有较长的光产生载流子寿命的硅基光电检测器，而是一种具有短的光产生载流子寿命的化合物半导体系的光电检测器。
[0042] 具体来讲，本发明的化合物半导体系光控FET具有形成于衬底上的沟道层，该沟道层构成源电极和漏电极之间的电流通路并且充当光电二极管的一部分且作为感光区域的一部分，该光控FET包括：
[0043] 衬底侧耗尽层生成层兼背栅层，设置于衬底和沟道层之间，形成对沟道层的同质结或异质结，使衬底侧耗尽层从衬底向沟道层延伸，并通过利用对沟道层照射光而光产生的载流子对背栅施加偏置；
[0044] 设置于沟道层表面侧的势垒层，其带隙比沟道层的宽，使得光产生的载流子中的一种在沟道层中运动，而光产生的载流子中的另一种停滞或者被阻挡；
[0045] 置于沟道层表面侧的表面侧耗尽层生成层，使表面侧耗尽层从该表面侧延伸进沟道层，当无光照时使表面侧耗尽层与衬底侧耗尽层相接触以关闭沟道层中的电流通路，从而使光控FET为截止状态。
[0046] 通过以上构造，现有FET相比，在无光照时的暗电流(泄漏电流)得到了大幅度的抑制，可提供一种易于制造且可以在光照时有效检测泄漏电流的光控FET。
[0047] 除以上基本结构之外，本发明还公开了一种希望进一步增加的配置。即首先，提出了一种光控FET，当把通过沟道层的载流子设计为电子时，势垒层在与该沟道层的界面上的价带的带偏移比导带的带偏移大，从而使得仅将空穴选择性地禁闭在在界面处。 [0048] 另外，还希望设置成如下结构：衬底侧耗尽层生成层兼背栅层具有与沟道层中的多数载流子相反的极性或者是半绝缘的、并具有比沟道层宽的带隙的结构；或者衬底侧耗尽层生成层兼背栅层的侧表面为半绝缘的或者具有相反极性、并具有由带隙大的所覆盖的嵌入结构。
[0049] 另外，还非常希望配置成如下结构：对上述基本结构附加与沟道层的下面相接触的梯度化层，从而利用该梯度化层所具有的能带倾斜结构使由光照射所发生的载流子从衬底一侧向表面侧漂移。
[0050] 此外，还可以提出一种方案，其中作为对结构的设计，在表面侧耗尽层生成层中呈点状设置多个开口，在具有开口的表面侧耗尽层生成层上以将该开口完全填充的方式形成源电极和漏电极之一。
[0051] 作为对结构的另一种设计，可以在沟道层中形成多个盲孔，该盲孔在沿该沟道层的截面方向看至少切除了沟道层并且具有间隔地排列，沟道层的介于相邻盲孔之间的部分充当电流狭窄区域，沟道层内的电流只能通过该电流狭窄区域流过，以进一步有效地提高感光度。另外，在此构造的情况下，表面侧耗尽层生成层最好覆盖暴露于盲孔的内壁表面的层结构的侧表面。
[0052] 作为本发明的一种优选实施方式，为了结构性地防止泄漏电流，最好采用这样一种结构：从俯视图上看，源电极和漏电极中的一个由沟道层包围，而另一个电极包围沟道层。
[0053] 本发明可以构造所谓的栅开路光控FET，但相反，当然还可以提供一种具有栅电极的光控FET；除上述结构之外，还可以构成栅电极，该栅电极在形成于源电极和漏电极之间的中途的沟道层上的表面侧耗尽层生成层上形成肖特基结或者pn结。当然，这种栅电极能够发挥利用栅偏置的感光度调整以及输出的开关功能。
[0054] 另外，在本发明中，还提出了包括多个这样的光控FET的集成光电检测器。在此情况下，相邻的各个光控FET之间最好由到达衬底的隔离槽相互分离开。另外，沟槽的内壁表面最好由与充当衬底侧耗尽层生成层的极性相反、并且带隙比沟道层或者衬底侧耗尽层生成层兼背栅层的大的层所覆盖。
[0055] 多个这种光控FET通常以行-列(二维矩阵配置)形式配置；但在本发明中，还提出了在此时对于每个行，利用相同的外延层结构形成上述FET作为读出用场效应晶体管而不是用于光探测。这使得可以容易地形成智能像素混合集成电路，大大促进具有锁定检测模块的小型照相机以及高灵敏度小型分光仪、以及光学外差显微镜的开发。 附图说明
[0056] 图1为作为本发明的一种优选实施方式的利用了肖特基势垒的光控FET的结构概要图。
[0057] 图2为作为本发明的一种优选实施方式的利用了肖特基势垒的光控FET的结构概要图。
[0058] 图3为作为本发明的一种优选实施方式的利用了通过再生长形成的侧面埋入层的光控FET结构的概要图。
[0059] 图4(A)为沿横截面方向观察图1所示的本发明的光控FET的包括表面侧耗尽层的部分在深度方向上的能带分布概图。
[0060] 图4(B)为图1所示的光控FET沿沟道长度方向的能带分布该图。
[0061] 图5为作为本发明的一种优选实施方式的具有带有开口的表面侧耗尽层生成层的光控FET的结构概要图。
[0062] 图6为作为本发明的一种优选实施方式的利用几何地形成的电流狭窄区域来进一步提高感光度的光控FET的结构概要图。
[0063] 图7(A)为在如图6所示的优选实施方式的光控FET的一种制造工序示例中确定电流狭窄区域的工艺步骤说明图。
[0064] 图7(B)为在图7(A)的步骤之后在电流狭窄区域中形成凹进结构的工艺步骤的说明图。
[0065] 图7(C)为在图7(B)的步骤之后形成表面侧耗尽层生成层的工艺步骤的说明图。 [0066] 图7(D)为在图7(C)的步骤之后，根据需要在蒸镀形成栅电极31时的说明图。 [0067] 图8(A)为通过将图1所示的本发明的光控FET元件集成化以将光接收面积扩展2
至数十μm 以上的说明图。
至数十μm 以上的说明图。
[0068] 图8(B)为图8(A)中切除了由假想线框Ea包围的部分的部分切除的说明图。 [0069] 图9(A)为集成了如图6所示的光控FET的示例的结构概要图。
[0070] 图9(B)为图9(A)中的主要部分的说明图。
[0071] 图10为集成了由图1所示的本发明元件的二维矩阵结构的一例的概要图。 [0072] 图11为构成图10所示矩阵结构的一个光控FET分别在光照时和非光照时的静态特性的说明图。
[0073] 图12为利用本发明的光控FET构成的智能像素混合集成电路元件的示意图。 [0074] 图13为利用图12所示的智能像素混合集成电路元件的具有USB端口的红外线照相机的示意图。
[0075] 图14为利用图12所示的智能像素混合集成电路元件的具有USB端口的小型分光光度仪的示意图。
[0076] 图15为利用图12所示的智能像素混合集成电路元件的光学外差显微镜的示意图。
具体实施方式
[0077] 以下参照附图对本发明进行详细说明。
[0078] 图1给出了根据本发明制造的具有比较基本的结构的光控FET的一种优选实施方式。
[0079] 一般，在利用MOCVD制备的长波长半导体材料中，由于残留杂质的影响，背景载流14
子浓度在用于波长达2.5μm的近红外区域的InGaAs/InP系材料中为n型且为约2×10
15 -3
至2×10 cm 左右，而在用于波长达6μm的红外区域的InSb基或者InAsSb系材料中为约
16 -3
1×10 cm 左右。另一方面，为了提高光吸收系数，作为光电检测器，需要具有厚度至少为
1～2μm的光吸收层(感光层)的。因此，作为 光控FET，为了在暗状态的情况下切断沟道电流，并且在光照下获得与感应电荷相对应的放大电流，必须预先使在背景电平下为导通状态的沟道耗尽化。因此，如图1所示，在本发明的本实施方式的光控FET中，从半绝缘的InP衬底10的侧面形成后述的p型掺杂层并使未掺杂n-InGaAs沟道层15的一部分耗尽，同时，以围绕源电极30的整个周围的方式环绕由后述的由肖特基结导致的表面侧耗尽层21，并从表面侧切断导电通路。以下对该结构进行详细说明。
子浓度在用于波长达2.5μm的近红外区域的InGaAs/InP系材料中为n型且为约2×10
15 -3
至2×10 cm 左右，而在用于波长达6μm的红外区域的InSb基或者InAsSb系材料中为约
16 -3
1×10 cm 左右。另一方面，为了提高光吸收系数，作为光电检测器，需要具有厚度至少为
1～2μm的光吸收层(感光层)的。因此，作为 光控FET，为了在暗状态的情况下切断沟道电流，并且在光照下获得与感应电荷相对应的放大电流，必须预先使在背景电平下为导通状态的沟道耗尽化。因此，如图1所示，在本发明的本实施方式的光控FET中，从半绝缘的InP衬底10的侧面形成后述的p型掺杂层并使未掺杂n-InGaAs沟道层15的一部分耗尽，同时，以围绕源电极30的整个周围的方式环绕由后述的由肖特基结导致的表面侧耗尽层21，并从表面侧切断导电通路。以下对该结构进行详细说明。
[0080] 现有已认识到了这样的化合物半导体系的结构本身：在被光照射而开启时(导通时)构成源电极与漏电极之间的电流通路、同时也是光电二极管的一部分和感光区域的一部分的沟道层，设有从上下夹着该沟道层且带隙比沟道层的宽的异质结层。但是如在图1中的本发明的实施方式中所示，当在掺杂有Fe的半绝缘InP衬底10上将未掺杂的InGaAs沟道层15形成在InP或者InAlGaAs缓冲层12上时，与是否有意无关地，存在作为形成该缓冲层12的基底层而在衬底10的表面上形成呈电子导电的n型化层11的情况。 [0081] 在现有结构中，该层11的形成是引起沿沟道15的底侧的泄漏电流的原因之一。因此，在图1所示的本发明的实施方式中，首先在n型化层11上形成InP缓冲层12，然后形成既是利用p-InAlGaAs的衬底侧耗尽层生成层也是后述的衬底侧耗尽层生成层兼背栅层13。作为本发明的一个特征，尽管以从衬底一侧延伸耗尽层为目的而设置的衬底侧耗尽层生成层兼背栅层13可具有单层结构，但最好具有如图所示的双层结构13a和13b，在InP缓冲层11上形成p-InAlGaAs层13a并在其上形成p-InGaAs层13b。
[0082] 当在仅由p-InAlGaAs层13a的单层构成衬底侧耗尽层生成层兼背栅层13，并且在其上形成与沟道层15的异质PN结时，由n型化层11和未掺杂的InGaAs沟道层15中的残留杂质产生的正电荷被由离子化的受主所产生的负电荷补偿，从而使沟道层15从衬底10一侧耗尽，将由光照射而在沟道层和衬底侧耗尽层中产生的空穴积累在栅下方和该衬底侧耗尽层生成层兼背栅层13内，据此可以施加(调制) 在表面形成的FET的背栅偏置。重复一遍，无论是否存在n型化层11，该p-InAlGaAs衬底侧耗尽层生成层兼背栅13(13a)具有上述的耗尽衬底附近的电子、防止作为感光区域的沟道层15的底面的泄漏电流的功能；此外，它可以在控制向沿沟道层15下侧延伸的、衬底10一侧的耗尽层22的深度的同时生成该耗尽层22。
[0083] 同样，即使仅采用利用p-InGaAs的衬底侧耗尽层生成层兼背栅层13b，也可以期待其动作，在保证光吸收层的厚度的同时可以独立地设置FET的阈值电压。之所以采取两层叠层结构，是因为对于与其上的沟道层15形成同质pn结的p-InAlGaAs衬底侧耗尽层生成层兼背栅层13a，如果存在成为异质结的p-InAlGaAs衬底侧耗尽层生成层兼背栅层13b，则可以进一步提高对于所产生的电子和空穴的势垒。
[0084] 在这种单层或者叠层结构的衬底侧耗尽层生成层兼背栅层13上，通过对图示的光控FET继续进行MOCVD工序来进行外延生长，还充当感光层的未掺杂的InGaAs沟道层15被设置为厚度为0.5～1μm，进而在其上按顺序生长厚度为50nm左右的未掺杂InP势垒层16、厚度为50nm左右的作为肖特基接触形成用兼刻蚀阻挡层兼层17的未掺杂的InAlGaAs层17、以及厚度为50nm左右的n-InP调制掺杂层18。
[0085] 在上述结构上，利用现有技术，使用适当的欧姆金属材料如AuGe/Ni/Au，设置漏电极32，使得该漏电极32以距图中的中央所示的源电极30为预定距离并围绕该源电极30。在制造工序中，在形成了电极30和32之后，通过等离子增强CVD等形成SiO2或者SiNx 绝缘膜24，通过选择性干法刻蚀以围绕源电极30的方式露出形成栅电极的空间，通过使用作为InP的选择性刻蚀液的盐酸、酒石酸系刻蚀液的选择性刻蚀来选择性地去除n-InP调制掺杂层18。由此，由于n-InP调制掺杂层18中在凹进刻蚀时所开出的沟槽因横向刻蚀而在横向扩宽，因此不会使包围源极30而设置的栅电极31在其侧面与具有高导电性的n-InP调制掺杂层18接触，而可以使该栅电极31与肖特基接触兼刻蚀阻挡层17相接触。栅电极
31的材料例如可以是Ti/Pt/Au。
31的材料例如可以是Ti/Pt/Au。
[0086] 这样，在通过刻蚀开出了沟槽、失去了上面的n-InP调制掺杂层18的部分上的肖特基接触形成用兼刻蚀阻挡层17的该部分成为产生表面侧耗尽层21的“表面侧耗尽层形成区域”。在此意义上，该肖特基接触形成用兼刻蚀阻挡层17还可称为表面侧耗尽层生成层17。尽管在本实施方式中，栅电极31形成于表面侧耗尽层生成层17的表面侧耗尽层形成区域上，但在不需要利用栅电位进行电工作特性调整的情况下，例如像所谓的栅开路FET那样，即使没有栅电极31也能够作为光控FET工作，因此如果将通过刻蚀去除了导电性高的n-InP调制掺杂层18的部分形成为肖特基接触形成用兼刻蚀阻挡层17，并将该处作为表面侧耗尽层形成区域，则可以如图所示表面侧耗尽层21在沟道层15内深入地扩展。换言之，作为满足本发明的要素之一，可以在源电极30和漏电极32之间的沿沟道长度方向的中途，设置用于使表面侧耗尽层沿沟道深度方向延伸的表面侧耗尽层形成区域。而是否在此处设置栅电极31则根据使用上的需求确定。
[0087] 尽管比较容易对于沟道层15形成肖特基势垒层，但也可以使用包括p-InAlGaAs与p-InGaAs的叠层结构和未掺杂的n型沟道层的pn结来代替该肖特基势垒层，其原因是这种pn结的表面泄漏电流比较小。
[0088] 图2中示出了这种情况下的本发明的实施方式，在以下的说明中省略的部分援引关于图1的实施方式的说明。在图2所示的实施方式中，在以与图1所示光控FET相同的方式形成了未掺杂InGaAs沟道层15和未掺杂InP势垒层16之后，继续以150nm左右的厚度形成由p-InAlGaAs构成的表面侧耗尽层生成层19，其功能将在以后详述。如图所示，该层19仅保留在最终结构的栅电极31的下方。换言之，该层19的下表面成为表面侧耗尽层形成区域。
[0089] 在表面侧耗尽层生成层19之上形成厚度20nm左右的p掺杂InGaAs盖层20。该层20提高了光刻胶的附着性并防止氧化膜的形成，使得湿法刻蚀工艺容易进行，同时有降低欧姆接触电阻的效果。不过，InAlGaAs表面侧耗尽层生成层19也有最好相当于其成分中的Ga成分为零的层、即实质上为InAlAs层的情况。
[0090] 在图2所示的光控FET的制造工序中，利用作为InGaAs选择性刻蚀的磷酸过氧化氢系选择性刻蚀液对p掺杂InGaAs盖层20和由p-InAlGaAs构成的表面侧耗尽层生成层19进行选择性刻蚀以留下矩形框状的形状；然后，利用适当的电极材料，例如AuGe/Ni/Au等材料，利用自对准技术和剥离工艺，在p掺杂InGaAs盖层20和p-InAlGaAs表面侧耗尽层生成层19的附近蒸镀形成将来要被栅电极31围绕的源电极30和将包围栅电极31的漏电极32；进而，在400℃下在氮气中进行1分钟左右的合金化处理以确保欧姆特性。然后形成栅电极31，该栅电极31也是在p掺杂InGaAs盖层20上利用适当的金属材料例如Ti/Au等形成的。
[0091] 在具有图2所示结构的光控FET中，由于在作为感光层的沟道层15上存在本发明有意设置的衬底侧耗尽层生成层兼背栅层13，衬底侧耗尽层22到达光了表面而耗尽了电子，因此，作为FET，为了放置沟道电流被切断，源电极30和漏电极32必须尽可能地靠近栅极31.
[0092] 如前所述，该结构还可以改造为栅开路结构；在此情况下，仅需形成表面侧耗尽层生成层19即可，而无需在其上形成盖层20和栅电极31。
[0093] 在以这种供需制造的本发明的光控FET中，成为以下结构：当从俯视图看时，由肖特基结(图1的实施方式的情况下)或者pn结(图2的实施方式的情况下)产生的表面侧耗尽层21其整个周围围绕着源极30，在该表面侧耗尽层21的表面上形成了栅电极。 [0094] 但是，当使用pn结时，由适合的金属制成的栅电极31不需完全包围源电极30，只要其至少一部分与表面侧耗尽层生成层19和p掺杂InGaAs盖层20相连接就可即可。此外，在图示实施方式的情况下，尽管从俯视图看漏电极32也围绕着栅电极31或者表面侧耗尽层 形成区域，但是即使与栅电极一样其一部分欠缺也没有问题。这一点适也用于根据图1所示实施方式的光控FET，通过避免完全封闭的曲线形状，可以抑制在金属电极的剥离工艺中形成金属碎片。
[0095] 在这种光控FET元件的集成化的情况下，通过刻蚀在所制成的每个光控FET的外部周边形成到达半绝缘InP衬底10的沟槽以与相邻元件分离。
[0096] 在图1所示的实施方式中，由于n-InP调制掺杂层18覆盖元件的整个区域，寄生电阻得到抑制；此外，一般来讲，尽管肖特基势垒易于制造，其但与pn结相比其泄漏电流和时间稳定性有恶化的倾向。另一方面，在图2所示的光控FET中，由于栅结为pn结，可以抑制栅泄漏电流；但是，由于对于未掺杂InP势垒层16直接形成欧姆接触，寄生电阻趋于增大。此外，为了防止FET的沟道电流被切断，如前所述，漏电极32和源电极30必须尽可能靠近栅电极31。此外，在图1和图2的两种光控FET中，都存在在分离元件后形成的刻蚀端面成为引起泄漏电流的原因的情况。
[0097] 当然，图1和2中的实施方式较传统方式提供了优良的特性；但这些实施方式中仍存在上述的问题可以通过采用例如图3中所示的元件结构来解决。即，与图2的实施方式中的p-InAlGaAs表面侧耗尽层生成层19一样，将表面侧耗尽层生成层19的内外周边部分由合适的电介质薄膜24以加框的方式包围；或者，将除了该薄膜24的元件的几乎整个面积用例如利用MOCVD法选择性再生长的n-InP层23所覆盖。然后，将薄膜24的一部分开口并形成栅电极31，在n-InP层23上形成源电极30和漏电极32。由此，由于在栅区域使用结特性优良的pn结，并在元件表面上覆盖了红外透过性和导电性均优良的n-InP层23，所以减小了元件电阻；此外，由于在侧表面上InGaAs沟道层(感光层)15被具有宽带隙的该n-InP层23所覆盖，因此可以获得一种还抑制了端面处载流子复合的埋入型光控FET。此外，p-InGaAs衬底侧耗尽层生成层兼背栅层13b以及p-InAlGaAs衬底侧耗尽层生成层兼背栅层13a利用反向pn结而作为孤立的阱在元件内 被隔离。另外，当将InP缓冲层12的形成为厚度为0.5μm左右时，衬底10也可以具有n型导电性。在本实施方式的情况下，由于InP再生长层23保持了元件表面与衬底10间的导通，使用n型衬底则可以使省略漏电极32，并对于将微小像素以阵列状集成的情况是有利的。
[0098] 在图3所示结构的光控FET中，也可以采用栅开路结构，在此情况下，无需耗尽层生成层19上的盖层20和栅电极31。
[0099] 图4(A)和4(B)给出了图1所示的本发明的光控FET的工作原理。图4(A)给出了沿断面方向观察包含表面侧耗尽层21的部分时的深度方向的仿真获得的能带分布概图。图4(B)给出了沿沟道长度方向的能带分布概图。
[0100] 实线示出了当元件受到1W/cm2的光照时得到的能带发布该图，虚线表示未被照射时的能带分布概图；InGaAs沟道层15夹在表面侧的InAlGaAs肖特基接触形成用刻蚀阻挡层(表面侧耗尽层生成层)17和InP势垒层16与衬底侧的p-InGaAs衬底侧耗尽层生成层兼背栅层13b和p-InAlGaAs衬底侧耗尽层生成层兼背栅层13a之间。此时，衬底侧耗尽层生成层兼背栅层13具有叠层结构；其一部分的区域、即此时成为衬底侧的层部分的p-InAlGaAs衬底侧耗尽层生成层兼背栅层13a的带隙充分宽于沟道层15的带隙。 [0101] 未掺杂InAlGaAs层17和InP势垒层16的厚度分别为50nm；未掺杂InGaAs沟道14 -3
层15具有2×10 cm 的n型背景杂质量和1μm的厚度；p-InGaAs衬底侧耗尽层生成层兼
17 -3
背栅层13b具有1×10 cm 的掺杂量和1μm的厚度；而p-InAlGaAs衬底侧耗尽层生成层
17 -3
兼背栅层13a具有1×10 cm 的掺杂量和0.2μm的厚度。
层15具有2×10 cm 的n型背景杂质量和1μm的厚度；p-InGaAs衬底侧耗尽层生成层兼
17 -3
背栅层13b具有1×10 cm 的掺杂量和1μm的厚度；而p-InAlGaAs衬底侧耗尽层生成层
17 -3
兼背栅层13a具有1×10 cm 的掺杂量和0.2μm的厚度。
[0102] 如图所示，在本发明的结构中，在不照射光时光控FET可以进入完全截止状态；事实上，进而，根据所制成的每个元件的元件表面乃至衬底与外延层界面各层的电荷状态，对各层的残留杂质浓度进行细微调整，得到了更加满意的结果。
[0103] 当该元件受到光照时，位于还充当肖特基接触形成用兼刻蚀阻挡 层的表面侧耗尽层生成层17下方或者栅电极31下方的未掺杂InP势垒层16与沟道层15的界面处累积作为与多数载流子极性相反的载流子的空穴，其结果，导致表面侧耗尽层21向上侧收缩。同时，电子作为少数载流子从p-InAlGaAs衬底侧耗尽层生成层兼背栅层13a和p-InGaAs衬底侧耗尽层生成层兼背栅层13b向沟道层15一侧扩散；而且，产生于沟道层15中的空穴流入p-InGaAs衬底侧耗尽层生成层兼背栅层13b，据此，有效地施加背栅偏置以使整体正偏置，同样地，缩小表面侧耗尽层21和衬底侧耗尽层22。其结果，在表面侧耗尽层21和衬底侧耗尽层22之间形成间隙以形成所谓沟道打开状态，从而在源极30和漏极32之间引起电子电流，实现光探测功能。
[0104] 实际上，在暗状态下，InGaAs沟道层15的导带在0.14V处具有平稳点(stationary point)；与此相对，在光照射后，InGaAs沟道层15和p-InGaAs衬底侧耗尽层生成层兼背栅层13b大致平坦，降低至-0.68V。即，利用光照，等效于从衬底一侧加上了0.82V背栅偏置电压，使源-漏电流根据FET的跨导而增加。
[0105] 作为与In0.53Ga0.47As晶格匹配并具有大带隙的材料，可以给出InP和In0.52Ga0.48As；但是，由于这些材料的电子亲和能不同，导带和价带的能带偏移在In0.53Ga0.47As和InP的界面处按照40％∶60％的比例分配，在In0.53Ga0.47As和InAlAs或者InAlGaAs的界面处大致按照70％∶30％的比例分配，如以下文献11所述。
[0106] 文 献 11：“Properties of Lattice-matched and Strained IndiumGallium Arsenide”，p.86，edited by Pallab Bhattacharya，INSPEC，theInstitute of Electrical Engineers，London，United Kingdom。
[0107] 即，InAlGaAs对电子为高势垒，而与InP的界面对空穴的禁闭效应大。 [0108] 在利用GaAs作为衬底的材料系列中，作为构成异质势垒的系列，InGaP比AlGaAs更为理想。其原因是，如以下文献12所述，In0.5- Ga0.5P与GaAs的能带间隙按照导带侧13％、价带侧87％的比例分配，因此，导带的能带偏移为0.06eV，而价带的能带偏移变为0.40eV，与 上述InGaAs/InP系列类似，虽然对空穴成为高势垒，但电子可以自由移动。以下的文献13中给出了类似的倾向。
[0109] 另外，在GaAs系列中也允许一定程度的应变，也可以使用In0.2Ga0.8As来替代GaAs沟道。其结果，沟道电子迁移率提高，对空穴的势垒进一步加强。为了在GaAs衬底上实现图1的结构，可以利用半绝缘GaAs衬底10作为衬底10，GaAs缓冲层12作为缓冲层12，未掺杂InGaP势垒层16作为势垒层16，由未掺杂AlGaAs构成的肖特基接触兼刻蚀阻挡层17作为肖特基接触形成用兼刻蚀阻挡层17，n-InGaP调制掺杂层18作为调制掺杂层18。 [0110] 文献12：Kwan-Shik Kim，Yong-Hoon Cho，and Byung-DooChoe，“Determination of Al mole fraction for null conduction bandoffset in In0.5Ga0.5P/AlxGa1-xAs heterojunction by photoluminescencemeasurement”，Appl.Phys.Lett.67(12)，18September 1995。
[0111] 文献13：Jianhui Chen，J.R.Sites，I.L.Spain M.J.Hafich andG.Y.Robinson，“Band offset of GaAs/In0.48Ga0.52P measured underhydrostatic pressure”，Appl.Phys.Lett.，Vol.58，No.7，p.1719-1720，18 February 1991。
[0112] 如前所述，已开发出了将在波长4～7μm具有敏感度的InSb和InAsSb用于感光层的FPA阵列，用于热图像传感和有毒气体感测。尤其是，如以下文献14中所述，根据Sb与As的成分比例，InAsSb具有对应于3μm(Sb成分：0.07)至8.5μm(Sb成分：0.6)的能带吸收边。例如，尽管CO的基本吸收波长为4.65μm，但与需要以77K左右的液氮温度冷却的InSb(7.3μm)元件不同，InAsSb系元件可以根据目的选择对应于更短波长的成份，具有可以在能够用珀耳帖(peltiert)元件实现的程度的冷却状态下使用的优点。虽然在使用InAsSb作为感光层(沟道层)实现光控FET时，可以使用AlAsSb和InAsP系作为势垒层；但类似于GaAs/InGaP系列或者InP/InGaAs系列，与InAsSb相比，使用InAsP作为势垒层能够增强对空穴的禁闭效应。
[0113] 文 献 14：Z.M.Fang，K.Y.Ma，D.H.Jaw，R.M.Cohen，and G.B.Stringfellow，“Photoluminescene of InSb，InAs，and InAsSb grownby organometallic vapor phase epitaxy，“J.Appl.Phys.Vol.67，No.11，p.7034-7039，1 June 1990。
[0114] 简言之，对于还用作感光区域的沟道层15，使用空穴传输率低于电子传输率的异质势垒层是有效的。换言之，通过将使与沟道层15的界面处的价带的能带偏移大于导带的能带偏移的异质势垒层嵌入沟道层15上，从而将所产生的空穴有选择地保持在外延层内，据此可以得到期望的增益。
[0115] 回到图4(A)，可知，在InP势垒层16和InGaAs沟道层15之间的界面处形成了电子可以通过而空穴难以通过的异质势垒层结构35，在光照时，对于电子，势垒消失；而对于空穴，残留有势垒。如上所述，图4(B)给出了沟道层15从源电极30朝外侧方向沿着栅电极31、感光层33和漏电极32的能带分布概图，源-栅电压设置为0V，漏极电压设置为4V的情况。在虚线所示的暗状态下，由于形成了利用肖特基栅极的表面侧耗尽层21(图1)，阻止了电子从源极向漏极的移动。另一方面，在由实线所示的光照下，能带整体下降，同时对电子的势垒消失。另外，在本实施方式中，由于表面侧耗尽层21从俯视图上看以闭合的矩形形状包围着源电极30的整个外围，这意味着最终漏电极32与源电极30之间的沟道层15在其电流通路的中途部分被完全阻断，极为有效地抑制了源-漏电极之间的电子电流(暗电流)。
[0116] 此外，如该实施方式那样，如果漏极32本身也是包围源电极30的结构，则由于沟道层15在其端面处既不暴露于源电极30和漏电极32之外的任何部分或任何层也不与源电极30和漏电极32之外的任何部分或任何层相连接，因此还构成了可选择性地在元件内流动的电流在几何结构上不向其他外部电路泄漏的结构。沟道的一端必然在其某个部位只与漏电极32相连接而另一端也必然在其某一部位只与源电极30相连接，没有其他的连接路径。换言之，如上所述，源-漏电 极之间的沟道层15在其整个区域，在其电流通路的中途，被表面侧耗尽层21或者表面侧耗尽层21与衬底侧耗尽层22所切断。
[0117] 通过施加正的漏极电压，空穴受到从周边的漏电极32经感光区域33向着栅区31和源区30的漂移电场的作用，因此有效地向元件中心附近积累。从图4(A)和4(B)所示的元件的能带分布概图可以看出，根据这种机制，使得感光度充分高。
[0118] 在表面侧上升了的能带分布部分使得通过光照在InGaAs沟道层15附近产生的空穴可以向表面侧漂移，而电子可以沿相反方向向沟道中心部分移动；其结果，电子能够累积在InGaAs沟道层15的中间，而空穴能够累积在InP势垒层16与沟道层15之间的界面处以及p-InGaAs衬底侧耗尽层形成膜13b处。即，虽然实质上光生载流子的积累区域与多数载流子的移动路径从俯视图上看是一致的，但在深度方向上彼此分离。
[0119] 其结果，在空穴累积过程中，结型FET的栅等效于保持正向偏置状态，缓冲层界面附近的耗尽层21和22收缩，从而增大了电流密度。这样，在本发明的结构中，如前所述，空穴和电子的空间分布虽然从俯视图上看是一致的，但在元件的截面方向(深度方向)上看则是分离的，因此，抑制了载流子复合，提高了载流子寿命。特别是，在本发明的结构中，由于所产生的空穴由InP势垒层16与InGaAs沟道层15的界面处的异质势垒结构35而选择性地停留在界面上，因此，所产生的空穴累积在表面侧耗尽层21(栅极31正下方，或者被认为是肖特基接触形成用兼刻蚀阻挡层17的表面侧耗尽层形成区域的正下方)中，局部地打开表面侧耗尽层下方的沟道。由于光控FET的感光度由光感生电荷的积累时间与电子迁移时间之比所决定，通过减小电子和空穴的空间重叠，延长空穴的复合寿命，选择性地提高价带侧的异质势垒以阻止空穴的散失路径，反应速度能够降低数μs至数十μs，而感光度也能够大大提高。此外，本元件的有源部分由于可以配置在极浅的表面上(～100nm以内)，因此具有不仅在红外区域，而且在紫外区域也表现出高感光度的特征。
[0120] 另外，虽然Al成分为0.48的In0.52Al0.48As形成了陡峭的导带轮廓，在性能上是有利的；但是，由于有自然氧化从而使元件性能恶化的倾向，也有需要采取利用电介质膜来保护元件表面的措施的情况。鉴于此，可以使用将Al成分降低至0.3的In0.52Al0.3Ga0.18As来提高可靠性。在采用In0.52Al0.3Ga0.18As的情况下，可以确保约0.3eV程度的与In0.53Ga0.47As的导带偏移，也能够充分满足光控FET的功能。当使用InAlGaAs作为表面侧耗尽层生成层17的材料时，由于最好对衬底侧耗尽层生成层兼背栅层13也使用相同的材料，以简化晶体生长条件的设置，因此在如图1所示的实施方式中采用了该结构；但如果改变各个InAlGaAs材料的Al成分或者只使用InAlAs单层，也都没有问题。
[0121] 在图1所示的实施方式中，作为沟道层15，使用了未掺杂InGaAs作为其材料，这是为了提高电子迁移率而希望尽量减小散射因素，最好不有意地引入任何杂质(保持n型背景)。尽管在分子束外延(MBE)中，背景掺杂由于碳杂质而表现为p型，但在该情况下，最好通过对势垒层16或者n-InP层18调制掺杂来调整沟道的导电性，而不有意引入任何杂质。另外，在此情况下可以解释为，衬底侧耗尽层生成层13是自然形成的。还可以使用添加了Fe等深杂质能级的半绝缘半导体来代替在InP缓冲层12。
[0122] 此外，尽管在上述的图1所示的实施方式中，表面电势由肖特基势垒型栅电极31固定，但可以不提图1的实施方式中的元件，而在图2和3所示的实施方式中，构造去除了栅电极31的栅开路光控FET；在该情况下，通过根据沟道层15的杂质浓度来调整该沟道层15的厚度、表面侧耗尽层形成区域的位置以及衬底侧耗尽层生成层的位置，因此表面电势的变动是自由的，与固定了栅电极31电势的情况比，感光度提高约两倍。
[0123] 图5给出了本发明的另一个实施方式。其特征为，源电极30和按预定间隔开出了多个开口26的带开口表面侧耗尽层生成层19从俯视图上看配置于元件的中央，并成彼此相互接触的关系；而由表面侧 耗尽层生成层19在包围源电极30的整个周围的同时，在周围将漏电极32形成为框状，从平面看，源电极30也由漏电极32完全包围。源电极30同时与未掺杂InP势垒兼刻蚀阻挡层16、p-InGaAs盖层20和p-InAlGaAs表面侧耗尽层形成膜19相接触，固有地成为栅电极与源电极相连接的结构。此外，漏电极32通过与表面侧耗尽层形成膜19相邻接的ITO膜25而被连接，确保了FET沟道的导电性。其他的结构部分可以援引到此为止的实施方式的说明。
[0124] 在本实施方式的元件结构中，在源极30的整个周围由表面侧耗尽层生成层19和沟道层15完全包围，以及表面侧耗尽层生成层19可靠地置于源电极30和漏电极32之间的、沟道层15的电路通路的中途等方面与上述实施方式相同，可以期待其动作和效果也与上述实施方式相同。即，利用无光照时延伸入沟道层15中的表面侧耗尽层21，可以彻底切断源电极30和漏电极32之间的电流通路。
[0125] 此外，在本实施方式的光控FET中，还获得了另一个期望的效果。即，当在同一衬底上形成多个元件时，尽管元件之间的边界存在某些不清晰的情况，但由于可以相对地缩小聚积空穴电荷的带开口的表面侧耗尽层生成层19的面积，故可以提高感光度。 [0126] 在图6所示的本发明的实施方式中，示出了利用几何地形成的电流狭窄区域38进一步提高了感光度的元件结构的例子，图7给出了其制造工艺的示例。
[0127] 以下就具体制造例进行说明。在掺Fe半绝缘InP衬底10上、或者在自然形成于其上的n型化层上，利用MOCVD，按顺序形成由半绝缘或者p-InP隔离层构成的厚度为50nm左右的衬底侧耗尽层生成层兼背栅层13、厚度为0.5μm左右的InP缓冲层14、厚度为1μm左右的未掺杂InGaAsP梯度化层27、厚度为10nm左右的未掺杂InGaAs沟道层15、厚度为15nm左右的未掺杂InP间隔层28、厚度5nm左右的n-InP调制掺杂层29、厚度为25nm左右+
的未掺杂InP势垒层16、和厚度为20nm左右的nInGaAs接触层39。由p-InP隔离层构成的衬底侧耗尽层生成层兼背栅层13与沟道层15的下侧(衬底 侧)形成了电接触；但在本实施方式中，该连接关系是通过未掺杂InGaAsP梯度化层27和InP缓冲层14建立的，该未掺杂InGaAsP梯度化层27具有与导电类型无关地扩展耗尽层的效果。即，加入该层的优点为，相对于材料特性的改变，易于保持元件的特性。但是，作为最基本的外延层结构，也可以采用与图1相同的元件结构。类似地，在本实施方式中，未掺杂InP势垒层16也经由未掺杂InP间隔层28和n-InP调制掺杂层29电连接至沟道层15。
的未掺杂InP势垒层16、和厚度为20nm左右的nInGaAs接触层39。由p-InP隔离层构成的衬底侧耗尽层生成层兼背栅层13与沟道层15的下侧(衬底 侧)形成了电接触；但在本实施方式中，该连接关系是通过未掺杂InGaAsP梯度化层27和InP缓冲层14建立的，该未掺杂InGaAsP梯度化层27具有与导电类型无关地扩展耗尽层的效果。即，加入该层的优点为，相对于材料特性的改变，易于保持元件的特性。但是，作为最基本的外延层结构，也可以采用与图1相同的元件结构。类似地，在本实施方式中，未掺杂InP势垒层16也经由未掺杂InP间隔层28和n-InP调制掺杂层29电连接至沟道层15。
[0128] 在本实施方式中，在这种层结构中，如图7(A)所示，例如利用Br2/HBr系非选择性刻蚀溶液，以例如间隔0.2～0.5μm左右的适当间隔，以沿截面方向至少切除沟道层15的方式，形成多个椭圆形盲孔37，每个盲孔37具有1.5μm的宽度和3μm的长度；相邻的盲孔37、37之间的部分被确定为电流狭窄区域38；以使电流仅经由该电流狭窄区域38在沟道层15内流过的方式来调节电流。也可以共同使用利用HI/氢气的干法刻蚀和湿法刻蚀以进一步将电流狭窄区域38微细化，这对提高电流狭窄效应是有利的。
[0129] 接下来，如图7(B)所示，利用磷酸过氧化氢系的选择性刻蚀来去除电流狭窄区域+38部分的表面上的nInGaAs接触层39，以在电流狭窄区域38中形成凹陷(沟槽)结构36，从而将感光区域分割成源极侧和漏极侧。
[0130] 如图7(C)所示，在该结构上，以40nm左右的厚度再生长p型或者半绝缘InP或者InAlGaAs(或InAlAs)，最终形成化合物半导体再生长薄膜19作为表面侧耗尽层生成层。该表面侧耗尽层生成层19还覆盖暴露于盲孔37内壁的层结构的侧表面，即使在盲孔37中人填充了其他材料的情况下，也能防止泄漏电流经由包括沟道层15的该层结构的侧表面流过。
[0131] 在该结构上全面涂敷SiNx形成的电介质膜，然后，将该电介质膜和再生长了的化合物半导体薄膜19的一部分去除，利用剥离工艺蒸镀适当的导电材料、例如AuGe/Ni/Au作为源电极30和漏电极32。此时为了选择性地去除InP再生长薄膜19，可以使用盐酸∶磷酸∶乳酸∶水＝1∶2∶1∶1；而为了选择性地去除InAlAs再生长膜19，可以使用稀释的盐酸(HCl水溶液∶H2O＝3∶1)。
[0132] 此外，根据需要，如图7(D)所示，在选择性地去除电介质膜后，利用剥离工艺蒸镀形成由Ti/Pt/Au等制成的栅电极31。
[0133] 因此，在本实施方式的元件中，元件整体上构成了电流通路被沿沟道宽度方向形成的一对盲孔37所狭窄化了的肖特基栅FET或者pn结FET。本发明不同于现有技术的元件之处在于，如将在后面详述的图10所示，按照本发明的构思，在整体上，从俯视图上看，源电极和漏电极中的一方包围着另一方，其结果，沟道层15本身和由表面侧耗尽层生成层19形成的耗尽层包围着细长的源电极30，以形成了可以可靠地遮蔽沟道层15的电流通路的中途部分的结构。
[0134] 通常，在普通的GaAs系或者InAlAs系HEMT中，当缓冲层或者沟道层为弱p型时，能带电势在缓冲侧上升，所产生的空穴有向衬底侧散失的趋势。在图6所示的实施方式中，在构成表面侧耗尽层生成层的p-InP或者InAlGaAs再生长层19引起表面侧导带上升这一点上也是相同的，但可以抑制光产生的空穴向衬底以侧散失。即，通过并用未掺杂InGaAsP梯度化层27和n-InP调制掺杂层29作为夹着沟道层15的异质结层的构成层中的一个，可以实现这样一种能带分布概图：在由沟道层15形成的量子阱中感应电子，另一方面，利用由梯度化层27形成的能带倾斜结构将空穴从衬底一侧向表面一侧漂移。其结果，可以确保高的感光度。有另外，嵌入了这种梯度化层27以及调制掺杂层29的结构也可以适当地用于其他实施方式的元件。
[0135] 在图6所示的本发明的元件结构中，在利用n-InP调制掺杂层29感应了电子的未掺杂InGaAs沟道层15、凹陷结构36、电流狭窄区域38以及衬底侧耗尽层生成层13中，根据表面固定电荷的种类和浓度有效地组合四种参数来设计能带偏移结构，据此，防止多数载流子或者少数载流子的散失，根据相邻的断续的盲孔之间的间距使多数载流子的电流通路狭窄化，使电流通路与栅区的光载流子的积累部分相一致，从而可以提高光控FET的感光度
[0136] 这样，通过增加对表面侧耗尽层生成层19的再生长工艺，与图1所示元件结构相比元件设计的自由度高，即使在具有大的表面和界面泄漏电流的长波长半导体中、以及具有p型背景浓度的化合物半导体材料中，也可以实现感光度比现有技术高的光控FET。 [0137] 图8(A)和8(B)给出了将图1所示本发明的元件集成以将受光面积扩展至数十2
μm 以上的实施方式。图8(A)为整体透视图，图8(B)为概要图，给出了切除了由图8(A)中虚线框Ea包围部分的、剖开了主要部分的局部剖面概要图。在被多个集成了的每个元件中，各个源电极30的整个周围被肖特基接触形成用兼表面侧耗尽层生成层21(在图示情况下，如上所述，在肖特基接触形成用兼刻蚀阻挡层17的凹陷区域17’下方形成，该区域17’是通过将上表面的n-InP调制掺杂层18(图1)以凹槽的形状刻蚀掉而形成的)和漏电极
32所包围，如此满足了本发明的基本结构。源电极30和漏电极32通过在覆盖元件表面的绝缘层40中开出的用于三维布线的通孔41分别连至键合焊盘30”和32”。隔离槽34环绕整个感光区域的外周。该隔离槽也示于图1至3中，尤其是如图3所示，最好其壁表面由具有与衬底侧耗尽层生成层兼背栅层13极性相反、且具有比沟道层15或者衬底侧耗尽层生成层兼背栅层13的带隙大的层所覆盖。
μm 以上的实施方式。图8(A)为整体透视图，图8(B)为概要图，给出了切除了由图8(A)中虚线框Ea包围部分的、剖开了主要部分的局部剖面概要图。在被多个集成了的每个元件中，各个源电极30的整个周围被肖特基接触形成用兼表面侧耗尽层生成层21(在图示情况下，如上所述，在肖特基接触形成用兼刻蚀阻挡层17的凹陷区域17’下方形成，该区域17’是通过将上表面的n-InP调制掺杂层18(图1)以凹槽的形状刻蚀掉而形成的)和漏电极
32所包围，如此满足了本发明的基本结构。源电极30和漏电极32通过在覆盖元件表面的绝缘层40中开出的用于三维布线的通孔41分别连至键合焊盘30”和32”。隔离槽34环绕整个感光区域的外周。该隔离槽也示于图1至3中，尤其是如图3所示，最好其壁表面由具有与衬底侧耗尽层生成层兼背栅层13极性相反、且具有比沟道层15或者衬底侧耗尽层生成层兼背栅层13的带隙大的层所覆盖。
[0138] 图9(A)给出了另一个集成化示例，图9(B)仅给出了其主要部分，这些图给出了这样一种实施方式：其中通过将图6所示的光控FET在源电极30和漏电极32形成为嵌套的梳状电极结构44之间形成多个来扩大了受光面积。当然，在此情况下也采用了本发明的基本结构。由于包括相当于多个梳齿共用的梳脊的部分的整个源极30的周围被表面侧耗尽层生成层19所环绕包围，漏电极32也同样围绕着源电极30，因此，围绕源电极30的沟道层没有与源电极和漏电极之外接触的部分。当该梳状结构在空间上延伸时，等效于这样的平面结构：其中表面侧耗尽层生成层19是与中央的源电极的同心圆状，而在该层19的外测是同心圆状的漏电极。事实上，这种结构也是可以的。并排放置的多个源电极布线均连接至用于源电极的键合焊盘30”，用于漏 电极的布线连接至用于漏电极的焊盘32”。 [0139] 当然，如就图6的说明所述，在源-漏电极之间且围绕电流狭窄区域38的沟道层在无光照时被以由表面侧耗尽层生成层的存在而生成的耗尽层有效地切断，将多数载流子的电流路径狭窄化，并且，同样可以获得通过在俯视图上使电流通路与耗尽层生成层下方的光载流子积累部分相一致来提高感光度的效果。另外，在图9(A)中，还同时表示了如下结构：将图6中所示的光控FET仅作为场效应晶体管使用的独立的读出用FET 45，将该FET45设置在元件组的附近，并利用三维布线46提供地址信号，据此，形成能够读出检测器阵列中的单个元件的结构。
[0140] 图10给出了集成了图1所示发明元件的二维矩阵结构的一例。在按行列排列了多个的图1所示的元件中，属于同一行的源电极30之间通过布线30’互相导通，并与设置在合适衬底上的源电极用键合焊盘30”相连接；另一方面，属于同一列的栅电极31之间通过布线31’同样通过布线31’互相导通，并与栅电极用的键合焊盘31”相连接。由于图1所示的光控FET的基本形态具有上述的光电检测器与FET三维组合的形态，因此，除了具有通过将光产生的空穴收集在栅的下方、使得FET的阈值发生改变来放大并读出光感应电荷的功能外，还具有即使在光照射时也将栅电压设为负偏置从而且断光电流输出的阵列开关的功能。
[0141] 参照图11说明这一点。图中，实线所示为光照时、虚线所示为无光照时漏极电流对栅偏置电压的曲线；从作为光照时栅偏置为+0.1V下的漏极电流对漏极电压特性的实线的最上方的曲线可以看出，如果将栅电压设为-0.3V，即使在光照时也可以切断漏极电流。另一方面可以看出，在暗状态下，即使栅偏置为+0.1V，在漏极偏置为0.5V左右处，也没有漏极电流，有效地发挥光检测器的功能。在图10所示阵列结构中，利用矩阵开关功能，顺序地对特定的栅电极施加正偏置、而对其它的栅电极施加负偏置，据此可以按列顺序地读出。 [0142] 图12给出了智能像素混合集成电路器件(IC)50的示意图，其 中在化合物半导体FET阵列51的每个单元内设置了使用了本发明的读出FET 45，用于读出每列像素信号。现有的化合物半导体摄像器件采用上述的所谓FPA结构，通过贴合工艺连接至由硅LSI形成的二维电荷放大阵列。与此相反，当将本发明的元件用于光控FET阵列51或者读出FET 45时，来自光控FET阵列51的信号可以通过像素列选择信号52逐行地利用既存的硅信号处理电路53读出，显著地简化了组装方法或者驱动方法。尽管没有关于利用化合物半导体的智能像素的报告例，但本发明可以提供更好的智能像素。
[0143] 在需要二维的读出放大阵列的FPA结构中，由于不允许读出电路占据比像素电路大的面积，不可能超出缓冲放大器和阵列开关。另一方面，由于图示的模块所需的IC为一维阵列，每个沟道的宽度限制在100μm左右，而进深方向的长度可扩展至数十mm，可将一万个左右的晶体管元件一维地排列。因此，可以进行复杂度远高于二维阵列的信号处理。与普通PIN光电二极管相比，本发明的光控FET具有数千倍的感光度，但因此需要对数μA量级的电流进行积分，利用无源CR电路难以保证足够的积分时间，因此必须采用数字信号处理。但是，该问题可以容易地解决，作为由硅IC形成的信号处理电路53，利用高通滤波器从调制了的光信号中去除DC成分后，与参考信号的相位同步地进行检波以取出仅具有调制频率的分量(锁定放大检测)，进而将来自AD转换器的输出进行数字加法运算，并可以利用并行-串行转换电路将各个沟道的积分值作为串行数据顺序地送出；利用USB连接器等可以将处理结果很容易地连接到个人计算机。
[0144] 例如，图13给出了内建有利用了智能像素混合IC 50的USB模块54的红外线照相机55。可以通过将照明光源调制为脉冲，进行上述的锁定探测，或同时利用红外滤波器57，可以得到对应于特定波长的高感光度的红外图像。处理后信息如上所示地经由USB连接器56等送至个人计算机。
[0145] 图14给出了将与图13所示的USB模块54相同的USB模块54嵌入在小型分光仪58中的情形。在该应用例中，入射光从光纤59 入射，根据通常的Czerny-Turner分光仪的结构，顺序地经由集光镜60、衍射光栅61、和聚光镜62投影于USB模块54的感光面(智能像素混合IC 50的光控FET阵列51)上，来测量其光谱。另外，在分光测量的情况下，由于无需栅极功能，通常将图9所示的凹陷区域17’保持原状而不形成栅电极，作为栅开路光控FET的一维阵列使用。如上所述，对于本模块，如果与本模块同步地同步驱动半导体激光器或者LED，则可以附加锁定检测功能。利用本模块可以以极高的感光度测量与光源波长对应的红外光的透射光谱特性，并可检测如CO和CO2的有毒气体，以及高灵敏度地检测体内的血色素的氧浓度等。此外，当利用二维阵列并利用置于输入狭缝部分中的MEMS反射镜进行空间扫描时，可以测量光谱的空间分布。
[0146] 如图1、2、3、6和10所示，在具有栅电极的光控FET的栅极上直接施加对应于调制频率的高频信号，以数十KHz到数MHz调制光控FET的感光度，据此能够实现高速锁定检波。如上述文献1所公开的，与已开发的利用可见光的智能像素测距仪的示例相同，通过偏移90°相位同时进行锁定检波，能够同时对像素信号强度和相位两者进行测量，可以构成利用智能像素的紧凑的红外实时测距仪。由于红外光对于雾具有很好的透过性并且对人眼安全，因此其与高亮度半导体光源的组合适用于车辆的防碰撞装置等。
[0147] 图15给出将了图12所示智能像素混合IC 50应用于作为非侵入性诊断技术而受到关注的光断层成像系统的一例。尽管在可见光区域硅CCD或者CMOS摄像器件利用了平行光，但在紫外区域或者红外区域中，没有能够与硅CCD照相机相比的高感光度的阵列器件，因此迄今一直在使用PMT或者分立的雪崩光电二极管。因此，要得到二维或者三维数据没有别的选择，只有依赖于光圈的机械扫描机制，需要消耗大量时间。
[0148] 另一方面，如图15所示，如果将由具有从紫外区域到红外区域的高感光度的化合物系光控FET的二维阵列和用于并行信号处理的硅集成电路混合集成而形成的智能像素混合IC 50嵌入光外差显微镜 70中，可以以由光外差形成的数十MHz迅速地测量弱红外光的强度和相位，从而能够得到生物体的三维断层图像。这种光外差显微镜70具有相当于将数百台PMT和锁定放大器集成在一起的功能，并能够将现有技术则大到需要占据一个房间的光学CT(计算机断层成像术)系统等轻量化为能够应用于临床等的紧凑的便携型。 [0149] 在图示的应用例中，从飞秒(femtosecond)激光器或者白色光源78出射的不相干光由分叉光纤71分开，一个分支的光穿过延迟元件72由声学光学调制器73以第一频率f1Hz调制后导入照明系统以照射样品75；而另一个分支的光由声学光学调制器74以第二频率f2Hz调制后导入参考光系统，被样品75反射并由物镜76会聚了的调制频率为f1的物体光与参考光在光束分裂器77中合并，并在智能像素混合IC 50中提取对应于物体光与参考光的频率差的(f1-f2)的分量。这样，仅检测物体光与参考光的干涉分量，其结果，可以以电子的方式获得由样品75反射的光的相位信息，即全息图。
[0150] 工业适用性
[0151] 如上所述，根据本发明，在具有期望获得本质上高速度的、利用单极系的化合物半导体构成的光控FET中，可以提供一种光控FET，能够大大地解决现有技术中制造困难的问题，很好地抑制泄漏电流或者暗电流，且感光度充分地高。
[0152] 本发明的光控FET在去除了栅电极的状态下能够用作二端子光电检测器，而在设有栅电极的状态下能够用作具有电子感光度调节、高速调制以及ON-OFF开关功能的三端子光电检测器。
[0153] 此外，由于本发明的光控FET具有临时积累光载流子作为耗尽层生成层内的多数载流子的功能，因此受光面积不依赖于少数载流子的扩散长度，能够比较自由地增大元件面积。因此，像现有的PMT那样，能够比较容易地提供毫米量级的受光区域。此外，由于本发明的光控FET具有利用作为化合物半导体FET的一种的HEMT的底部势垒层作为光吸收层的结构，可以通过利用相同外延层的相同制造工艺容易地将光控FET与普通FET集成。另外，可以仅利用例如适合大批量生产的i线曝光机等标准的光学曝光装置和湿法刻蚀以及电极剥离工艺制造，无需精密而复杂的制造工艺。
[0154] 本发明还可以通过利用小型而高性能的化合物半导体系元件的智能像素混合集成电路器件，从而还能够提供极小型的、高可靠性的、高感光度的照相机，分光检测仪和光外差显微镜。
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