技术领域
[0001] 本
发明涉及半导体集成
电路制造领域，特别是涉及一种P型半导体器件；本发明还涉及一种P型半导体器件的制造方法。
背景技术
[0002] 如图1所示，是现有P型半导体器件的制造方法的
流程图；如图2所示，是现有P型半导体器件的器件结构示意图，图1中仅显示了
接触孔的开口之前的工艺结构的示意图，后续工艺结构的示意图省略；现有P型半导体器件的制造方法包括如下步骤：
[0003] 步骤一、完成接触孔的开口
刻蚀之前的工艺，所形成的器件结构包括：
[0004] 形成于半导体衬底1表面上的栅极结构。
[0005] 在所述栅极结构两侧的所述半导体衬底1中形成有嵌入式锗
硅外延层9。
[0006] 现有方法中，所述P型半导体器件为鳍式晶体管。
[0007] 所述鳍式晶体管包括鳍体，所述鳍体呈纳米条或纳米片结构，且所述鳍体由所述半导体衬底1刻蚀而成。
[0008] 同一所述半导体衬底1上的各所述鳍体平行排列且各所述鳍体之间隔离有介质层。图2为沿其中一条所述鳍体的剖面结构图。
[0009] 所述栅极结构
覆盖在部分长度的所述鳍体的顶部表面和侧面。
[0010] 通常，所述栅极结构包括
叠加而成的栅介质层3和栅导电材料层5。所述栅介质层3的材料包括高
介电常数材料(HK)，所述栅导电材料层5为金属栅(MG)，即所述栅极结构为HKMG，在28nm以下的工艺
节点中常常采用HKMG。所述金属栅的形成过程中采用了伪栅结构，所述嵌入式锗硅外延层9、所述源区和所述漏区自对准形成在所述伪栅结构的两侧，在形成所述层间膜8之后以及进行步骤二之前还包括去除所述伪栅结构，之后在所述伪栅结构的去除区域中形成所述金属栅。图2中，在所述金属栅5和所述栅介质层3之间还包括
功函数层4，另外还可以包括阻挡层；在所述金属栅5的顶部还包括掩膜层6，在所述栅极结构的侧面形成有侧墙7。也能为：所述栅介质层3的材料为栅
氧化层，所述栅导电材料层5为
多晶硅栅；
或者，所述栅介质层3的材料包括高介电常数材料，所述栅导电材料层5为多晶硅栅；或者，所述栅介质层3的材料为栅氧化层，所述栅导电材料层5为金属栅。
[0011] 所述嵌入式锗硅外延层9形成在所述栅极结构两侧的所述鳍体中。所述嵌入式锗硅外延层9填充于凹槽2中。所述凹槽2呈Σ结构。
[0012] 源区由形成于所述栅极结构第一侧的所述嵌入式锗硅外延层9中的P+区组成。
[0013] 漏区由形成于所述栅极结构第二侧的所述嵌入式锗硅外延层9中的P+区组成。
[0014] 层间膜8覆盖在所述源区、所述漏区和所述栅极结构上。
[0015] 步骤二、
光刻定义出所述接触孔的形成区域，对所述层间膜8进行刻蚀形成穿过所述层间膜8的所述接触孔的开口；接触孔包括位于所述源区、所述漏区和所述栅极结构的顶部的接触孔。图2中显示了位于所述源区和所述漏区顶部的第一开口10。
[0016] 所述第一开口10将底部的所述嵌入式锗硅外延层9暴露出来。
[0017] 步骤三、在所述开口中填充金属层形成各所述接触孔。
[0018] 之后进行后续的后端制程工艺(BEOL)。
[0019] 由图2所示可知，所述第一开口10的刻蚀工艺会对所述嵌入式锗硅外延层9产生损耗，这会降低所述嵌入式锗硅外延层9的体积和顶部掺杂浓度，会降低器件的源漏接触
电阻以及
沟道导通电阻。
发明内容
[0020] 本发明所要解决的技术问题是提供一种P型半导体器件，能降低器件的源漏接触电阻。为此，本发明还提供一种P型半导体器件的制造方法。
[0021] 为解决上述技术问题，本发明提供的P型半导体器件包括：
[0022] 形成于半导体衬底表面上的栅极结构。
[0023] 在所述栅极结构两侧的所述半导体衬底中形成有嵌入式锗硅外延层。
[0024] 源区由形成于所述栅极结构第一侧的所述嵌入式锗硅外延层中的P+区组成。
[0025] 漏区由形成于所述栅极结构第二侧的所述嵌入式锗硅外延层中的P+区组成。
[0026] 层间膜覆盖在所述源区、所述漏区和所述栅极结构上。
[0027] 在所述源区和所述漏区的顶部形成有穿过所述层间膜的第一接触孔。
[0028] 在所述第一接触孔包括穿过所述层间膜的第一开口，所述第一开口将底部的所述嵌入式锗硅外延层暴露出来，在所述第一开口的底部区域的所述嵌入式锗硅外延层表面形成有底部接触结构，所述第一开口的顶部区域填充有第四金属层；所述底部接触结构由第二锗硅层和第三锗层叠加而成，所述第四金属层叠加在所述底部接触结构之上。
[0029] 所述底部接触结构为P+掺杂且掺杂浓度大于所述嵌入式锗硅外延层的表面的P+掺杂浓度。
[0030] 所述第四金属层和所述第三锗层、所述第二锗硅层和所述嵌入式锗硅外延层形成肖特基接触，所述嵌入式锗硅外延层、所述第二锗硅层和所述第三锗层形成
价带逐渐升高的叠加结构，利用叠加结构的价带逐渐升高降低所述肖特基接触的势垒高度。
[0031] 沟道区形成在所述嵌入式锗硅外延层之间的所述半导体衬底中，所述嵌入式锗硅外延层对所述沟道区产生压应
力，所述底部接触结构增加对所述沟道区的压
应力。
[0032] 进一步的改进是，所述P型半导体器件为鳍式晶体管。
[0033] 所述鳍式晶体管包括鳍体，所述鳍体呈纳米条或纳米片结构，且所述鳍体由所述半导体衬底刻蚀而成。
[0034] 进一步的改进是，所述栅极结构覆盖在部分长度的所述鳍体的顶部表面和侧面。
[0035] 所述嵌入式锗硅外延层形成在所述栅极结构两侧的所述鳍体中。
[0036] 进一步的改进是，所述栅极结构包括叠加而成的栅介质层和栅导电材料层；
[0037] 所述栅介质层的材料为栅氧化层；或者，所述栅介质层的材料包括高介电常数材料。
[0038] 所述栅导电材料层为多晶硅栅；或者，所述栅导电材料层为金属栅。
[0039] 进一步的改进是，同一所述半导体衬底上的各所述鳍体平行排列且各所述鳍体之间隔离有介质层。
[0040] 进一步的改进是，所述嵌入式锗硅外延层填充于凹槽中。
[0041] 进一步的改进是，所述凹槽呈Σ结构。
[0042] 进一步的改进是，所述第四金属层包括TiN和Ti叠加层以及钨层，TiN和Ti叠加层形成在所述第一开口中的顶部区域的底部表面和侧面，钨层将形成有TiN和Ti叠加层的所述第一开口中的顶部区域完全填充。
[0043] 为解决上述技术问题，本发明提供的P型半导体器件的制造方法包括如下步骤：
[0044] 步骤一、完成接触孔的开口刻蚀之前的工艺，所形成的器件结构包括：
[0045] 形成于半导体衬底表面上的栅极结构。
[0046] 在所述栅极结构两侧的所述半导体衬底中形成有嵌入式锗硅外延层。
[0047] 源区由形成于所述栅极结构第一侧的所述嵌入式锗硅外延层中的P+区组成。
[0048] 漏区由形成于所述栅极结构第二侧的所述嵌入式锗硅外延层中的P+区组成。
[0049] 层间膜覆盖在所述源区、所述漏区和所述栅极结构上。
[0050] 步骤二、光刻定义出所述接触孔的形成区域，对所述层间膜进行刻蚀形成穿过所述层间膜的所述接触孔的开口；令所述源区和所述漏区的顶部的接触孔为第一接触孔，所述第一接触孔对应的开口为第一开口。
[0051] 所述第一开口将底部的所述嵌入式锗硅外延层暴露出来。
[0052] 步骤三、采用
外延生长工艺在所述第一开口的底部区域的所述嵌入式锗硅外延层表面形成底部接触结构，所述底部接触结构由第二锗硅层和第三锗层叠加而成。
[0053] 所述底部接触结构为P+掺杂且掺杂浓度大于所述嵌入式锗硅外延层的表面的P+掺杂浓度。
[0054] 沟道区形成在所述嵌入式锗硅外延层之间的所述半导体衬底中，所述嵌入式锗硅外延层对所述沟道区产生压应力，所述底部接触结构增加对所述沟道区的压应力。
[0055] 步骤四、在所述第一开口的顶部区域填充第四金属层；所述第四金属层叠加在所述底部接触结构之上。
[0056] 所述第四金属层和所述第三锗层、所述第二锗硅层和所述嵌入式锗硅外延层形成肖特基接触，所述嵌入式锗硅外延层、所述第二锗硅层和所述第三锗层形成价带逐渐升高的叠加结构，利用叠加结构的价带逐渐升高降低所述肖特基接触的势垒高度。
[0057] 进一步的改进是，所述P型半导体器件为鳍式晶体管。
[0058] 所述鳍式晶体管包括鳍体，所述鳍体呈纳米条或纳米片结构，且所述鳍体由对所述半导体衬底刻蚀而成。
[0059] 进一步的改进是，所述栅极结构覆盖在部分长度的所述鳍体的顶部表面和侧面；
[0060] 所述嵌入式锗硅外延层形成在所述栅极结构两侧的所述鳍体中。
[0061] 进一步的改进是，所述栅极结构包括叠加而成的栅介质层和栅导电材料层。
[0062] 所述栅介质层的材料为栅氧化层；或者，所述栅介质层的材料包括高介电常数材料。
[0063] 所述栅导电材料层为多晶硅栅。
[0064] 或者，所述栅导电材料层为金属栅，所述金属栅的形成过程中采用了伪栅结构，所述嵌入式锗硅外延层、所述源区和所述漏区自对准形成在所述伪栅结构的两侧，在形成所述层间膜之后以及进行步骤二之前还包括去除所述伪栅结构，之后在所述伪栅结构的去除区域中形成所述金属栅。
[0065] 进一步的改进是，同一所述半导体衬底上的各所述鳍体平行排列且各所述鳍体之间隔离有介质层。
[0066] 进一步的改进是，所述嵌入式锗硅外延层填充于凹槽中。
[0067] 进一步的改进是，所述第四金属层包括TiN和Ti叠加层以及钨层，步骤四包括如下分步骤：
[0068] 在所述第一开口中的顶部区域的底部表面和侧面形成TiN和Ti叠加层；
[0069] 形成钨层将形成有TiN和Ti叠加层的所述第一开口中的顶部区域完全填充。
[0070] 本发明从降低器件的源漏接触电阻出发，在源漏区即源区和漏区顶部对应的第一接触孔的第一开口的底部区域增加了由第二锗硅层和第三锗层叠加而成的底部接触结构，底部接触结构能在解决本发明的技术问题的同时还能取得意向不到的技术效果，现说明如下：
[0071] 底部接触结构能实现独立于嵌入式锗硅外延层的掺杂浓度，故能使底部接触结构为P+掺杂且掺杂浓度大于嵌入式锗硅外延层的表面的P+掺杂浓度；而在
现有技术中，受到第一开口的刻蚀的影响，嵌入式锗硅外延层的顶部会产生损耗，嵌入式锗硅外延层的顶部表面的掺杂浓度会降低，故本发明能提高嵌入式锗硅外延层顶部表面的掺杂浓度，从而能降低接触电阻。
[0072] 另外，现有技术中，嵌入式锗硅外延层的顶部产生损耗之后，体积会变小，对沟道区的应力也会变小；而本发明的底部接触结构则会增加整个外延层的体积，使整个外延层的体积不受接触孔的开口刻蚀工艺的影响，不仅不会降低对沟道区的压应力，而且还会增加对沟道区的压应力，这样能降低沟道电阻。
[0073] 另外，本发明的第一接触孔中的第四金属层和第三锗层、第二锗硅层和嵌入式锗硅外延层会形成肖特基接触，而嵌入式锗硅外延层、第二锗硅层和第三锗层则会形成价带逐渐升高即朝第四金属层的方向价带逐渐升高的叠加结构，利用叠加结构的价带逐渐升高能降低肖特基接触的势垒高度，这能进一步降低接触电阻。
附图说明
[0074] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0075] 图1是现有P型半导体器件的制造方法的流程图；
[0076] 图2是现有P型半导体器件的器件结构示意图；
[0077] 图3是本发明
实施例P型半导体器件的器件结构示意图；
[0078] 图4是本发明实施例P型半导体器件的第一接触孔底部的肖特基接触的能带图；
[0079] 图5是本发明实施例P型半导体器件的制造方法的流程图。
具体实施方式
[0080] 如图3所示，是本发明实施例P型半导体器件的器件结构示意图，图3中仅显示了接触孔的开口之前的工艺结构的示意图，后续工艺结构的示意图省略；如图4所示，是本发明实施例P型半导体器件的第一接触孔底部的肖特基接触的能带图；本发明实施例P型半导体器件包括：
[0081] 形成于半导体衬底1表面上的栅极结构。
[0082] 在所述栅极结构两侧的所述半导体衬底1中形成有嵌入式锗硅外延层9。
[0083] 本发明实施例中，所述P型半导体器件为鳍式晶体管。
[0084] 所述鳍式晶体管包括鳍体，所述鳍体呈纳米条或纳米片结构，且所述鳍体由所述半导体衬底1刻蚀而成。
[0085] 同一所述半导体衬底1上的各所述鳍体平行排列且各所述鳍体之间隔离有介质层。图3为沿其中一条所述鳍体的剖面结构图。
[0086] 所述栅极结构覆盖在部分长度的所述鳍体的顶部表面和侧面。
[0087] 所述栅极结构包括叠加而成的栅介质层3和栅导电材料层5。本发明实施例中，所述栅介质层3的材料包括高介电常数材料；所述栅导电材料层5为金属栅，即所述栅极结构为HKMG，在28nm以下的工艺节点中常常采用HKMG。图3中，在所述金属栅5和所述栅介质层3之间还包括功函数层4，另外还可以包括阻挡层；在所述金属栅5的顶部还包括掩膜层6，在所述栅极结构的侧面形成有侧墙7。
[0088] 在其他实施例中也能为：所述栅介质层3的材料为栅氧化层，所述栅导电材料层5为多晶硅栅；或者，所述栅介质层3的材料包括高介电常数材料，所述栅导电材料层5为多晶硅栅；或者，所述栅介质层3的材料为栅氧化层，所述栅导电材料层5为金属栅。
[0089] 所述嵌入式锗硅外延层9形成在所述栅极结构两侧的所述鳍体中。所述嵌入式锗硅外延层9填充于凹槽2中。所述凹槽2呈Σ结构。
[0090] 源区由形成于所述栅极结构第一侧的所述嵌入式锗硅外延层9中的P+区组成。
[0091] 漏区由形成于所述栅极结构第二侧的所述嵌入式锗硅外延层9中的P+区组成。
[0092] 层间膜8覆盖在所述源区、所述漏区和所述栅极结构上。
[0093] 在所述源区和所述漏区的顶部形成有穿过所述层间膜8的第一接触孔。
[0094] 在所述第一接触孔包括穿过所述层间膜8的第一开口10，所述第一开口10将底部的所述嵌入式锗硅外延层暴露出来，在所述第一开口10的底部区域的所述嵌入式锗硅外延层表面形成有底部接触结构11，所述第一开口10的顶部区域填充有第四金属层；所述底部接触结构11由第二锗硅层和第三锗层叠加而成，所述第四金属层叠加在所述底部接触结构11之上。
[0095] 所述底部接触结构11为P+掺杂且掺杂浓度大于所述嵌入式锗硅外延层9的表面的P+掺杂浓度。
[0096] 所述第四金属层包括TiN和Ti叠加层以及钨层，TiN和Ti叠加层形成在所述第一开口10中的顶部区域的底部表面和侧面，钨层将形成有TiN和Ti叠加层的所述第一开口10中的顶部区域完全填充。
[0097] 所述第四金属层和所述第三锗层、所述第二锗硅层和所述嵌入式锗硅外延层9形成肖特基接触，所述嵌入式锗硅外延层9、所述第二锗硅层和所述第三锗层形成价带逐渐升高的叠加结构，利用叠加结构的价带逐渐升高降低所述肖特基接触的势垒高度。
[0098] 如图4所示，实线101表示所述嵌入式锗硅外延层9、所述第二锗硅层和所述第三锗层中形成的价带曲线，实线102为所述第四金属层的费米能级线；由于锗的带隙宽度小于锗硅的带隙宽度，故在在朝向所述第四金属层的方向上，在平带时，价带曲线上升；在形成肖特基接触时，接触
位置处的价带曲线会下降。曲线101a对应于现有器件中仅由所述嵌入式锗硅外延层9形成的肖特基接触处的价带曲线，可以看出，和曲线101a相比，本发明实施例器件在肖特基接触处的价带曲线整体上升了一段值。SBH表示肖特基接触的势垒高度，SBH1为本发明实施例器件的肖特基接触的势垒高度，SBH2为现有器件的肖特基接触的势垒高度，可以看出，SBH1低于SBH2，所以本发明实施例的肖特基接触得到降低。
[0099] 沟道区形成在所述嵌入式锗硅外延层9之间的所述半导体衬底1中，所述嵌入式锗硅外延层9对所述沟道区产生压应力，所述底部接触结构11增加对所述沟道区的压应力。
[0100] 本发明实施例从降低器件的源漏接触电阻出发，在源漏区即源区和漏区顶部对应的第一接触孔的第一开口10的底部区域增加了由第二锗硅层和第三锗层叠加而成的底部接触结构11，底部接触结构11能在解决本发明的技术问题的同时还能取得意向不到的技术效果，现说明如下：
[0101] 底部接触结构11能实现独立于嵌入式锗硅外延层9的掺杂浓度，故能使底部接触结构11为P+掺杂且掺杂浓度大于嵌入式锗硅外延层9的表面的P+掺杂浓度；而在现有技术中，受到第一开口10的刻蚀的影响，嵌入式锗硅外延层9的顶部会产生损耗，嵌入式锗硅外延层9的顶部表面的掺杂浓度会降低，故本发明实施例能提高嵌入式锗硅外延层9顶部表面的掺杂浓度，从而能降低接触电阻。
[0102] 另外，现有技术中，嵌入式锗硅外延层9的顶部产生损耗之后，体积会变小，对沟道区的应力也会变小；而本发明实施例的底部接触结构11则会增加整个外延层的体积，使整个外延层的体积不受接触孔的开口刻蚀工艺的影响，不仅不会降低对沟道区的压应力，而且还会增加对沟道区的压应力，这样能降低沟道电阻。
[0103] 另外，本发明实施例的第一接触孔中的第四金属层和第三锗层、第二锗硅层和嵌入式锗硅外延层9会形成肖特基接触，而嵌入式锗硅外延层9、第二锗硅层和第三锗层则会形成价带逐渐升高即朝第四金属层的方向价带逐渐升高的叠加结构，利用叠加结构的价带逐渐升高能降低肖特基接触的势垒高度，这能进一步降低接触电阻。
[0104] 如图5所示，是本发明实施例P型半导体器件的制造方法的流程图；本发明实施例P型半导体器件的制造方法包括如下步骤：
[0105] 步骤一、完成接触孔的开口刻蚀之前的工艺，所形成的器件结构包括：
[0106] 形成于半导体衬底1表面上的栅极结构。
[0107] 在所述栅极结构两侧的所述半导体衬底1中形成有嵌入式锗硅外延层9。
[0108] 本发明实施例方法中，所述P型半导体器件为鳍式晶体管。
[0109] 所述鳍式晶体管包括鳍体，所述鳍体呈纳米条或纳米片结构，且所述鳍体由所述半导体衬底1刻蚀而成。
[0110] 同一所述半导体衬底1上的各所述鳍体平行排列且各所述鳍体之间隔离有介质层。图3为沿其中一条所述鳍体的剖面结构图。
[0111] 所述栅极结构覆盖在部分长度的所述鳍体的顶部表面和侧面。
[0112] 本发明实施例方法中，所述栅极结构包括叠加而成的栅介质层3和栅导电材料层5。所述栅介质层3的材料包括高介电常数材料。所述栅导电材料层5为金属栅，所述金属栅的形成过程中采用了伪栅结构，所述嵌入式锗硅外延层9、所述源区和所述漏区自对准形成在所述伪栅结构的两侧，在形成所述层间膜8之后以及进行步骤二之前还包括去除所述伪栅结构，之后在所述伪栅结构的去除区域中形成所述金属栅。图3中，在所述金属栅5和所述栅介质层3之间还包括功函数层4，另外还可以包括阻挡层；在所述金属栅5的顶部还包括掩膜层6，在所述栅极结构的侧面形成有侧墙7。在其他实施例方法中也能为：所述栅介质层3的材料为栅氧化层，所述栅导电材料层5为多晶硅栅；或者，所述栅介质层3的材料包括高介电常数材料，所述栅导电材料层5为多晶硅栅；或者，所述栅介质层3的材料为栅氧化层，所述栅导电材料层5为金属栅。
[0113] 所述嵌入式锗硅外延层9形成在所述栅极结构两侧的所述鳍体中。所述嵌入式锗硅外延层9填充于凹槽2中。所述凹槽2呈Σ结构。
[0114] 源区由形成于所述栅极结构第一侧的所述嵌入式锗硅外延层9中的P+区组成。
[0115] 漏区由形成于所述栅极结构第二侧的所述嵌入式锗硅外延层9中的P+区组成。
[0116] 层间膜8覆盖在所述源区、所述漏区和所述栅极结构上。
[0117] 步骤二、光刻定义出所述接触孔的形成区域，对所述层间膜8进行刻蚀形成穿过所述层间膜8的所述接触孔的开口；令所述源区和所述漏区的顶部的接触孔为第一接触孔，所述第一接触孔对应的开口为第一开口10。
[0118] 所述第一开口10将底部的所述嵌入式锗硅外延层暴露出来。
[0119] 所述接触孔还包括位于所述栅极结构顶部的接触孔，所述栅极结构顶部的接触孔及其开口在图3中未示出。
[0120] 步骤三、采用外延生长工艺在所述第一开口10的底部区域的所述嵌入式锗硅外延层表面形成底部接触结构11，所述底部接触结构11由第二锗硅层和第三锗层叠加而成。
[0121] 所述底部接触结构11为P+掺杂且掺杂浓度大于所述嵌入式锗硅外延层9的表面的P+掺杂浓度。
[0122] 沟道区形成在所述嵌入式锗硅外延层9之间的所述半导体衬底1中，所述嵌入式锗硅外延层9对所述沟道区产生压应力，所述底部接触结构11增加对所述沟道区的压应力。
[0123] 步骤四、在所述第一开口10的顶部区域填充第四金属层；所述第四金属层叠加在所述底部接触结构11之上。
[0124] 所述第四金属层包括TiN和Ti叠加层以及钨层，步骤四包括如下分步骤：
[0125] 在所述第一开口10中的顶部区域的底部表面和侧面形成TiN和Ti叠加层；
[0126] 形成钨层将形成有TiN和Ti叠加层的所述第一开口10中的顶部区域完全填充。
[0127] 所述第四金属层和所述第三锗层、所述第二锗硅层和所述嵌入式锗硅外延层9形成肖特基接触，所述嵌入式锗硅外延层9、所述第二锗硅层和所述第三锗层形成价带逐渐升高的叠加结构，利用叠加结构的价带逐渐升高降低所述肖特基接触的势垒高度。
[0128] 之后进行后续的BEOL。
[0129] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多
变形和改进，这些也应视为本发明的保护范围。
