半导体结构及其制备方法、基准带隙电路结构、版图结构
技术领域
[0001] 本
发明涉及基准带隙电路领域，尤其涉及一种半导体结构及其制备方法、基准带隙电路结构、版图结构。
背景技术
[0002] 现有的基准带隙（bandgap）电路中的通常需要采用多个
双极结型晶体管，其中较为多见的是PNP型晶体管，如图1所示，图1为8:1的垂直PNP型双极结型晶体管的布局排版图，该基准带隙电路包括一个第一PNP型双极结型晶体管Q0和八个第二PNP型双极结型晶体管Q1，八个第二PNP型双极结型晶体管环绕第一PNP型双极结晶体管设置，各个晶体管
外圈的黑框为对应的PNP型晶体管的基极，即各个PNP型的晶体管为各自分离的结构，单个PNP型晶体管的结构如图2所示，单个的PNP型晶体管包括衬底，制备于衬底上的N阱区以及制备于N阱区中的发射极（P+），上述晶体管的版图结构会增加基准带隙电路的版图面积。
发明内容
[0003] 针对
现有技术中存在的问题，本发明一种半导体结构及其制备方法、基准带隙电路结构、版图结构，能够有效的减小基准带隙电路的版图面积。
[0004] 本发明采用如下技术方案：一种基准带隙电路结构，所述基准带隙电路结构包括：
基极与集
电极短接的第一PNP型晶体管；
多个第二PNP型晶体管；
运算放大器，具有第一输入端和第二输入端，且所述第一输入端与所述第一PNP型晶体管的发射极连接，所述第二输入端与每个所述第二PNP型晶体管的发射极分别连接；
其中，所述多个第二PNP型晶体管共基极，且每个所述第二PNP型晶体管的基极均与该第二PNP型晶体管的集电极短接。
[0005] 优选的，所述第一PNP型晶体管和所述第二PNP型晶体管均为垂直PNP型晶体
三极管。
[0006] 优选的，所述多个第二PNP型晶体管环绕所述第一PNP型晶体管形成于同一基底上。
[0007] 优选的，所述多个第二PNP型晶体管与所述第一PNP型晶体管共用同一个基极层。
[0008] 优选的，所述多个第二PNP型晶体管与所述第一PNP型晶体管之间的个数比为8:1或者24:1。
[0009] 一种版图结构，用于制备基准带隙电路中的垂直PNP型晶体三极管，所述版图结构包括：共用发射区；
共用基极区，
覆盖所述共用发射区；
器件区，覆盖部分所述共用基极区，且暴露的共用基极区环绕所述器件区；
其中，所述器件区包括一第一集电区及环绕所述第一集电区设置的若干第二集电区，且相邻的所述第二集电区之间、所述第一集电区与任一所述第二集电区之间均具有一间隙。
[0010] 优选的，所述若干第二集电区与所述第一集电区之间的个数比为8:1或者24:1。
[0011] 一种半导体结构，应用于基准带隙电路中，所述半导体结构包括：P型衬底层；
N型半导体层，覆盖所述P型衬底层的上表面；
相互隔离的若干P型重掺杂区，于所述N型半导体层的上表面延伸至所述N型半导体层之中；
其中，任一所述P型重掺杂区均通过所述N型半导体层与所述P型衬底层一起构成一垂直PNP型晶体三极管。
[0012] 优选的，所述垂直PNP型晶体三极管包括一第一PNP型晶体管和多个第二PNP型晶体管，所述多个第二PNP型晶体管环绕所述第一PNP型晶体管形成于同一基底上。
[0013] 优选的，所述多个第二PNP型晶体管与所述第一PNP型晶体管之间的个数比为8:1或者24:1。
[0014] 一种半导体结构的制备方法，应用于基准带隙电路的制备中，所述制备方法包括：提供P型衬底层；
于所述P型衬底层的上表面制备一N型半导体层；
采用
离子注入工艺，于所述N型半导体层中制备若干相互隔离的P型重掺杂区，以使得任一所述P型重掺杂区均通过所述N型半导体层与所述P型衬底层一起构成一垂直PNP型晶体三极管。
[0015] 优选的，所述垂直PNP型晶体三极管包括第一PNP型晶体管和第二PNP型晶体管；所述制备方法还包括：于所述离子注入工艺步骤之后，基于所述若干相互隔离的P型重掺杂区，于同一基底上形成一个所述第一PNP型晶体管和多个所述第二PNP型晶体管，且多个所述第二PNP型晶体管环绕该第一PNP型晶体管设置。
[0016] 优选的，所述多个第二PNP型晶体管与所述第一PNP型晶体管之间的个数比为8:1或者24:1。
[0017] 本发明的有益效果是：本发明通过将带隙基准电路中的多个第二PNP型晶体管共用一个基极，从而减少PNP型晶体管在带隙基准电路中的占用面积，采用本发明的技术方案，在8:1的垂直PNP型晶体管版图布局中至少能够节省27%的面积，并且采用越多的垂直PNP型晶体管节省的面积则会越多。
附图说明
[0018] 通过阅读参照以下附图对非限制性
实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
[0019] 图1为现有技术中8:1的垂直PNP型双极结型晶体管的布局排版图；图2为现有技术中单个PNP型晶体管的结构示意图；
图3为本发明一种基准带隙电路的电路连接图；
图4为本发明8:1的垂直PNP型双极结型晶体管的布局排版图；
图5为本发明垂直PNP型双极结型晶体管的剖面图；
图6为本发明基准带隙电路的面积的示意图；
图7为本发明基准带隙电路的面积比较图。
具体实施方式
[0020] 需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。
[0021] 下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
[0022] 实施例一本实施例提供了一种基准带隙电路结构，如图3所示，本实施例的基准带隙电路结构包括第一PNP型晶体管Q1和多个第二PNP型晶体管，本实施例的第一PNP型晶体管Q1和第二PNP型晶体管均可以为垂直PNP型晶体三极管，如图3中的晶体管Q2为多个第二PNP型晶体管的等效晶体管，需要说明的是图4以8:1的双极结型晶体管版图布局进行举例，八个第二PNP型晶体管环绕第一PNP型晶体管Q1形成于同一基底上，具体的布局排版可以根据实际情况进行设定。
[0023] 可以看出，图3中第一PNP型晶体管Q1的发射极可以与一第一等效
电阻R1藕接，需要说明的是电阻R1为等效电阻，其阻值可以根据电路的实际情况确定，此外，实际的基准带隙电路中还可以根据实际情况将第一PNP型晶体管Q1的发射极与基准带隙电路中的其他器件连接。
[0024] 同理的，第二PNP型晶体管的发射极与一第二等效电阻R2藕接，本实施例中，第二等效电阻R2的原理与第一等效电阻R1的原理连接方式，此处不进行赘述。
[0025] 第一PNP型晶体管Q1的发射极连接一
运算放大器OPA的第一输入端Vin，第二PNP型晶体管的发射极连接运算放大器OPA的第二输入端Vip，运算放大器OPA按照运算放大器OPA的放大倍数对第一PNP型晶体管Q1和多个第二PNP型晶体管Q2输入的电
信号进行运算放大后，通过运算放大器OPA的输出端Vout输出。
[0026] 进一步的，图4中，以第二PNP型晶体管与第一PNP型晶体管之间的个数比为8:1进行举例说明，第一PNP型晶体管Q1和八个第二PNP型晶体管Q2共基极，并且该共用的基极可以接地，第一PNP型晶体管Q1的集电极和第一PNP型晶体管Q1的基极短接，每个第二PNP型晶体管的基极均与该第二PNP型晶体管的集电极短接，因此且第一PNP型晶体管Q1和八个第二PNP型晶体管Q2的集电极也接地。
[0027] 如图4所示，本实施例的第一PNP型晶体管Q1和八个第二PNP型晶体管Q2共用基极，并且八个第二PNP型晶体管Q2环绕该第一PNP型晶体管Q1设置，并且，第一PNP型晶体管Q1和八个第二PNP型晶体管Q2设置在同一基底上，从图3中可以看出八个第二PNP型晶体管Q2外侧的黑框即为第一PNP型晶体管Q1和八个第二PNP型晶体管Q2共用的基极。
[0028] 进一步的，上述的第一PNP型晶体管Q1和八个第二PNP型晶体管Q2不仅可以共用基极，第一PNP型晶体管Q1和八个第二PNP型晶体管Q2还可以共用集电极，即第一PNP型晶体管Q1和八个第二PNP型晶体管Q2制备于同一P型衬底（简称为P衬底）上。
[0029] 实施例二基于实施例一提供的一种基准带隙电路结构，本实施例提供了一种版图结构，本实施例中的版图机构用于制备基准带隙电路中的垂直PNP型晶体三极管，垂直PNP型晶体三极管在基准带隙电路中的连接方式如实施例一所述，本实施例不进行赘述。
[0030] 本实施例的版图结构主要用于制备基准带隙电路中的多个垂直PNP型晶体三极管，其中，多个垂直PNP型晶体三极管可以为第一PNP型晶体管和多个第二PNP型晶体管，例如多个垂直PNP型晶体三极管可以包括一个第一PNP型晶体管和八个第二PNP型晶体管，或者多个垂直PNP型晶体三极管可以包括一个第一PNP型晶体管和二十四个第二PNP型晶体管。
[0031] 如图4所示，本实施例中的版图结构包括共用发射区，该共用发射区可以作为第一PNP型晶体管和多个第二PNP型晶体管共用的发射极，本实施例的版图结构还可以包括共用基极区，该共用基极区覆盖共用发射区，该共用基极区可以作为第一PNP型晶体管和多个第二PNP型晶体管的基极。
[0032] 此外，本实施例的版图结构还包括器件区，该器件区覆盖共用基极区，并且暴露的共用基极区环绕器件区，图4中的外圈黑框为暴露的共用基极区，本实施例中的器件区包括一第一集电区及环绕第一集电区设置的若干第二集电区，第一集电区可以为第一PNP型晶体管的集电极，即图4中的Q1部分，第二集电区可以作为第二PNP型晶体管的集电极，即图4中的8个Q2部分。
[0033] 本实施例中的相邻的第二集电区之间及第一集电区与任一第二集电区之间均具有一间隙，即能够对第一PNP型晶体管和第二PNP型晶体管的集电极进行区分，避免集电区之间的电性连接，影响晶体管的电学特性，本实施例中，第二集电区的数目可以根据实际情况设定，例如上述的8个或24个，图4中8个第二集电区环绕第一集电区设置。
[0034] 实施例三额基于实施例一和实施例二，本实施例中以共用基极和集电极的第一PNP型晶体管Q1和八个第二PNP型晶体管Q2进行举例说明，第一PNP型晶体管Q1和八个第二PNP型晶体管Q2的剖面图如图5所示，多个第二PNP型晶体管环绕第一PNP型晶体管设置，P型晶体管的半导体结构包括一衬底层，该衬底层可以为P型衬底层，半导体结构还包括覆盖P型衬底层上表面的半导体层，半导体层可以为N型半导体层（即基极），本实施例中的N型半导体层可以为半导体衬底中的N阱区。
[0035] 本实施例中的第一PNP型晶体管Q1和八个第二PNP型晶体管Q2的发射极P+即制备于该N型半导体层，图5中的多个P+分别为第一PNP型晶体管Q1和八个第二PNP型晶体管Q2的发射极，发射极P+为相互隔离的若干P型重掺杂区，若干第二P型离子掺杂区可以为离子浓度相同的重掺杂区，第一PNP型晶体管Q1和八个第二PNP型晶体管Q2的版图布局可以按照图4中所示的8:1的布局方式进行排列。
[0036] 即，任一P型重掺杂区均通过N型半导体层与P型衬底层一起构成一垂直PNP型晶体三极管，该垂直PNP型晶体三极管可以为第一PNP型晶体管Q1，也可以为第二PNP型晶体管。
[0037] 本实施例中，P型衬底层中可以作为第一PNP型晶体管Q1和八个第二PNP型晶体管Q2的集电极，并且N型半导体层可以作为第一PNP型晶体管Q1和八个第二PNP型晶体管Q2的基极，相互隔离的若干P型重掺杂区分别为第一PNP型晶体管Q1和八个第二PNP型晶体管Q2的发射极。
[0038] 实施例四基于上述实施例，本实施例提供了一种半导体结构的制备方法，需要说明的是，本实施例提供的半导体结构的制备方法可以是基于实施例一~三的
基础上实施的，未公开的PNP的结构以及带隙基准电路的连接关系与上述实施例中提到的类似，本实施例不再对前述内容进行赘述。
[0039] 如图5所示，该半导体结构的制备方法中，首先提供一半导体基底，在半导体基底上制备衬底层，采用离子注入工艺在衬底层中注入P型离子，以形成P型衬底层。
[0040] 本实施例中，在P型衬底层上还制备有半导体层，并且采用离子注入工艺在P型半导体层中N型离子，以在P型衬底层的上表面制备一N型半导体层。采用离子注入工艺，于N型半导体层中制备相互隔离的P型重掺杂区，本实施例中的离子注入工艺可以采用现有的离子注入工艺，本实施例在此不进行赘述。
[0041] 任一P型重掺杂区均通过N型半导体层与P型衬底层一起构成一垂直PNP型晶体三极管，相互隔离的P型重掺杂区可以为9个或者25个，当相互隔离的P型重掺杂区为9个时，其中形成的垂直PNP型晶体三极管包括一个第一PNP型晶体管和八个第二PNP型晶体管，基于若干相互隔离的P型重掺杂区，于同一基底上形成上述的一个第一PNP型晶体管和八个第二PNP型晶体管，且八个第二PNP型晶体管环绕该第一PNP型晶体管设置。
[0042] 并且N型半导体层可以作为上述九个PNP型晶体管的共用的基极，P型衬底层可以作为上述九个PNP型晶体管的共用的集电极，九个P型重掺杂区分别为八个第二PNP型晶体管发射极和一个第一PNP型晶体管发射极。
[0043] 上述实施例中，第一PNP型晶体管和多个第二PNP型晶体管的基极合并后，第一PNP型晶体管和多个第二PNP型晶体管占用的面积会减少，如图6所示，通过采用合并九个PNP型晶体管基极的方法，九个PNP型晶体管占用的面积的长可以为18.08个单位长度，宽也可以为18.08个单位长度。
[0044] 例如，图7为现有技术a部分与本发明中b部分的PNP型晶体管的8：1的布局对比示意图，需要说明的是，a和b两部分中的单位长度是基于一个单位长度标准的，可以看出，a部分中采用现有的3x3的晶体管排列的技术方案，九个PNP型晶体管（第一PNP型晶体管和八个第二PNP型晶体管）占用的面积的长可以为21.08个单位长度，宽同样可以为21.08个单位长度。通过图7a和b两部分的对比可知，采用本实施例的方法（b部分）可以减少27%左右的单位面积，减小了带隙基准电路的占用面积。
[0045] 综上所述，本发明通过将带隙基准电路中的多个PNP型晶体管共用一个基极，从而减少PNP型晶体管在带隙基准电路中的占用面积，采用本发明的技术方案，在8:1的垂直PNP型晶体管版图布局中至少能够节省27% 的面积，并且采用越多的垂直PNP型晶体管节省的面积则会越多。
[0046] 以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或
修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
