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SRAM存储单元

阅读：1027发布：2020-08-15

专利汇可以提供SRAM存储单元专利检索，专利查询，专利分析的服务。并且本发明公开了一种SRAM存储单元，由两组P型交叉耦合锁存器结构和两组N型交叉耦合锁存器结构以及两个N型传输管组成。本发明能够抵抗软错误，且快速进行读写。，下面是SRAM存储单元专利的具体信息内容。

权利要求

1.一种SRAM存储单元，其特征在于：由两组P型交叉耦合锁存器结构和两组N型交叉耦合锁存器结构以及两个N型传输管组成；
第一PMOS晶体管的源极和第二PMOS晶体管的源极与电源电压端VDD相连接，第一PMOS晶体管的栅极与第二PMOS晶体管的漏极相连接，其连接的节点记为Q,第二PMOS晶体管的栅极与第一PMOS晶体管的漏极相连接，其连接的节点记为A，形成第一组P型交叉耦合锁存器结构；
第三PMOS晶体管的源极和第四PMOS晶体管的源极与电源电压端VDD相连接，第三PMOS晶体管的栅极与第四PMOS晶体管的漏极相连接，其连接的节点记为B,第四PMOS晶体管的栅极与第三PMOS晶体管的漏极相连接，其连接的节点记为QN，形成第二组P型交叉耦合锁存器结构；
第二NMOS晶体管的漏极和第三NMOS晶体管的栅极与节点Q相连接，第三NMOS晶体管的漏极和第二NMOS晶体管的栅极与节点QN相连接，第二NMOS晶体管的源极和第三NMOS晶体管的源极接地，形成第一组N型交叉耦合锁存器结构；
第一NMOS晶体管的漏极和第四NMOS晶体管的栅极与节点A相连接，第四NMOS晶体管的漏极和第一NMOS晶体管的栅极与节点B相连接，第一NMOS晶体管的源极和第四NMOS晶体管的源极接地，形成第二组N型交叉耦合锁存器结构；
第五NMOS晶体管的漏极与位线BL相连接，其栅极与字线WL相连接，其源极与节点Q相连接；第六NMOS晶体管的漏极与位线BLB相连接，其栅极与字线WL相连接，其源极与节点QN相连接；第五NMOS晶体管和第六NMOS晶体管为传输管。
2.如权利要求1所述的存储单元，其特征在于，写0的过程如下：设初始状态A、Q、QN、B四个节点的电位分别为：0、1、0、1，位线BL下拉到0，位线BLB上拉到1，然后字线WL开启，Q点电位被拉到0，QN点被上拉到“电源电压减去一个NMOS晶体管阈值电压”的电位；
由于节点Q为0电位，第一PMOS晶体管开启，第三NMOS晶体管关断，第一组N型交叉耦合锁存器结构将节点Q与QN间的压差放大，当节点QN的电位高于第二NMOS晶体管的阈值电压时，第二NMOS晶体管开始导通，第四PMOS晶体管关断；由于第一PMOS晶体管和第一NMOS晶体管同时导通，当第一PMOS晶体管强于第一NMOS晶体管时，A点电位被拉至高电位1，继而导通第四NMOS晶体管，将B点拉到0；这样，A、Q、QN、B四个节点的电位分别被改为：1、0、1、0，逻辑0被写入SRAM存储单元内。
3.如权利要求2所述的存储单元，其特征在于，写1的过程如下：设初始状态A、Q、QN、B四个节点的电位分别为：1、0、1、0，位线BLB下拉到0，位线BL上拉到1，然后字线WL开启，QN点电位被拉到0，Q点被上拉到“电源电压减去一个NMOS晶体管阈值电压”的电位；
由于QN为0电位，第四PMOS晶体管导通，第二NMOS晶体管关闭，第三PMOS晶体管与第四PMOS晶体管会将QN和B间的压差放大，B点的电位会抬升，当B点电位上升到第一NMOS晶体管阈值电压以上时，第一NMOS晶体管导通，A点电位被拉低，经过进一步放大，最后A点被拉到0电位；这样，A、Q、QN、B四个节点的电位分别被改为：0、1、0、1，逻辑1被写入SRAM存储单元内。
4.如权利要求1所述的存储单元，其特征在于，读1的过程如下：位线BL和BLB都预先被拉到1，之后字线WL开启，由于节点Q存的是1，所以位线BL电位不变，节点QN的低电位会导致位线BLB被下拉，当位线BL和BLB电位差达到0.1VDD时，会被灵敏放大器读出放大，继而将数据1读出。
5.如权利要求1所述的存储单元，其特征在于，读0的过程如下：位线BL和BLB都预先被拉到1，之后字线WL开启，由于节点QN存的是1，所以位线BLB电位不变，节点Q的低电位会导致位线BL被下拉，当位线BL和BLB电位差达到0.1VDD时，会被灵敏放大器读出放大，继而将数据0读出。

说明书全文

SRAM存储单元

技术领域

[0001] 本发明涉及半导体集成电路领域，特别是涉及一种SRAM(静态随机存取存储器)存储单元。

背景技术

[0002] 集成电路技术节点的先进给芯片的可靠性带来了很多挑战，其中一个挑战就是单粒子效应导致的单粒子翻转(SEU)带来的软错误。

[0003] 软错误可能会发生在不同的电子设备中，例如汽车电子、医疗设备等。

[0004] 近些年，由于工艺节点不断先进，器件靠的越来越近，器件尺寸也越来越小，这使得电荷收集和电荷分享导致的单粒子多位翻转成为软错误的一个重要来源。

发明内容

[0005] 本发明要解决的技术问题是提供一种SRAM存储单元，能够抵抗软错误，且快速进行读写。

[0006] 为解决上述技术问题，本发明的SRAM存储单元由两组P型交叉耦合锁存器结构和两组N型交叉耦合锁存器结构以及两个N型传输管组成；

[0007] 第一PMOS晶体管的源极和第二PMOS晶体管的源极与电源电压端VDD相连接，第一PMOS晶体管的栅极与第二PMOS晶体管的漏极相连接，其连接的节点记为Q,第二PMOS晶体管的栅极与第一PMOS晶体管的漏极相连接，其连接的节点记为A，形成第一组P型交叉耦合锁存器结构；

[0008] 第三PMOS晶体管的源极和第四PMOS晶体管的源极与电源电压端VDD相连接，第三PMOS晶体管的栅极与第四PMOS晶体管的漏极相连接，其连接的节点记为B,第四PMOS晶体管的栅极与第三PMOS晶体管的漏极相连接，其连接的节点记为QN，形成第二组P型交叉耦合锁存器结构；

[0009] 第二NMOS晶体管的漏极和第三NMOS晶体管的栅极与节点Q相连接，第三NMOS晶体管的漏极和第二NMOS晶体管的栅极与节点QN相连接，第二NMOS晶体管的源极和第三NMOS晶体管的源极接地，形成第一组N型交叉耦合锁存器结构；

[0010] 第一NMOS晶体管的漏极和第四NMOS晶体管的栅极与节点A相连接，第四NMOS晶体管的漏极和第一NMOS晶体管的栅极与节点B相连接，第一NMOS晶体管的源极和第四NMOS晶体管的源极接地，形成第二组N型交叉耦合锁存器结构；

[0011] 第五NMOS晶体管的漏极与位线BL相连接，其栅极与字线WL相连接，其源极与节点Q相连接；

[0012] 第六NMOS晶体管的漏极与位线BLB相连接，其栅极与字线WL相连接，其源极与节点QN相连接；

[0013] 第五NMOS晶体管和第六NMOS晶体管为传输管。

[0014] 由图2所示的波形图可知，本发明的SRAM存储单元电路的写0、读0、写1、读1功能均为正常，当有软错误发生在存储单元的各个节点时，单元不会发生翻转，且各节点仍然保持各自的正常存储值。因此，本发明能够有效抵抗软错误，并且具有快速进行读写的功能。附图说明

[0015] 下面结合附图与具体实施方式对本发明作进一步详细的说明：

[0016] 图1是SRAM存储单元一实施例原理图；

[0017] 图2是图1所示SRAM存储单元基本功能以及抗软错误波形图。

具体实施方式

[0018] 结合图1所示，所述SRAM存储单元在下面的实施例中，由两组P型交叉耦合锁存器结构和两组N型交叉耦合锁存器结构以及两个N型传输管组成，构成了一种新型十管四交叉耦合抗软错误SRAM存储单元，且具有快速读写的功能。

[0019] PMOS晶体管P1的源极和PMOS晶体管P2的源极与电源电压端VDD相连接，PMOS晶体管P1的栅极与PMOS晶体管P2的漏极相连接，其连接的节点记为Q,PMOS晶体管P2的栅极与PMOS晶体管P1的漏极相连接，其连接的节点记为A，形成第一组P型交叉耦合锁存器结构。

[0020] PMOS晶体管P3的源极和PMOS晶体管P4的源极与电源电压端VDD相连接，PMOS晶体管P3的栅极与PMOS晶体管P4的漏极相连接，其连接的节点记为B,PMOS晶体管P4的栅极与PMOS晶体管P3的漏极相连接，其连接的节点记为QN，形成第二组P型交叉耦合锁存器结构。

[0021] NMOS晶体管N2的漏极和NMOS晶体管N3的栅极与节点Q相连接，NMOS晶体管N3的漏极和NMOS晶体管N2的栅极与节点QN相连接，NMOS晶体管N2的源极和NMOS晶体管N3的源极接地，形成第一组N型交叉耦合锁存器结构；

[0022] NMOS晶体管N1的漏极和NMOS晶体管N4的栅极与节点A相连接，NMOS晶体管N4的漏极和NMOS晶体管N1的栅极与节点B相连接，NMOS晶体管N1的源极和NMOS晶体管N4的源极接地，形成第二组N型交叉耦合锁存器结构。

[0023] NMOS晶体管N5的漏极与位线BL相连接，其栅极与字线WL相连接，其源极与节点Q相连接。NMOS晶体管N6的漏极与位线BLB相连接，其栅极与字线WL相连接，其源极与节点QN相连接。

[0024] NMOS晶体管N5、N6为传输管。

[0025] 电路基本功能描述:

[0026] 1.写0：如图1中所示状态，假设初始状态A、Q、QN、B四个节点的电位分别为：0、1、0、1。写0的过程首先需要位线BL下拉到0，位线BLB上拉到1，然后字线WL开启，Q点电位被拉到
0，QN点被上拉到“电源电压减去一个NMOS晶体管阈值电压”的电位，这是因为NMOS晶体管只能传弱1的原因，会有一个阈值电压损失。

[0027] 由于节点Q为0电位，PMOS晶体管P1开启，NMOS晶体管N3关断，NMOS晶体管N2与N3构成的锁存器结构会进而将节点Q与QN间的压差放大，节点QN的电位高于NMOS晶体管N2的阈值电压时，NMOS晶体管N2开始导通，PMOS晶体管P4关断。由于PMOS晶体管P1和NMOS晶体管N1同时导通，当PMOS晶体管P1强于NMOS晶体管N1时，A点电位被拉至高电位1，继而导通NMOS晶体管N4，将B点拉到0。这样一来，A、Q、QN、B四个节点的电位分别被改为：1、0、1、0，逻辑0被写入SRAM存储单元内。

[0028] 同理可得写1的过程。写1的具体过程如下：设初始状态A、Q、QN、B四个节点的电位分别为：1、0、1、0，位线BLB下拉到0，位线BL上拉到1，然后字线WL开启，QN点电位被拉到0，Q点被上拉到“电源电压减去一个NMOS晶体管阈值电压”的电位；

[0029] 由于QN为0电位，PMOS晶体管P4导通，NMOS晶体管N2关闭，PMOS晶体管P3与PMOS晶体管P4会将QN和B间的压差放大，B点的电位会抬升，当B点电位上升到NMOS晶体管N1阈值电压以上时，NMOS晶体管N1导通，A点电位被拉低，经过进一步放大，最后A点被拉到0电位；这样，A、Q、QN、B四个节点的电位分别被改为：0、1、0、1，逻辑1被写入SRAM存储单元内。

[0030] 2.读1：位线BL和BLB都预先被拉到1，之后字线WL开启，由于节点Q存的是1，所以位线BL电位不变，节点QN的低电位会导致位线BLB被下拉，当位线BL和BLB电位差达到0.1VDD时(VDD为电源电压)，会被灵敏放大器读出放大，继而将数据1读出。

[0031] 同理可得读0的过程。读0的具体过程如下：位线BL和BLB都预先被拉到1，之后字线WL开启，由于节点QN存的是1，所以位线BLB电位不变，节点Q的低电位会导致位线BL被下拉，当位线BL和BLB电位差达到0.1VDD时，会被灵敏放大器读出放大，继而将数据0读出。

[0032] 结合图2所示，当存储单元处于保持状态下时，在不同时段A,B,Q,QN节点分别施加单粒子翻转(SEU)脉冲，单元都能快速回到原来的正确逻辑状态，显示出了该存储单元具有良好的抗软错误的功能。图2中，1代表写0，2代表读0，3代表写1，4代表读1。

[0033] 以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

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