레벨 시프터{LEVEL SHIFTER}

본 발명은 레벨 시프터에 관한 것이다.

일반적으로 이중 확산형 트랜지스터(double-diffused transistor)인 DMOS 트랜지스터(double-diffused metal oxide semiconductor transistor)에서 브레이크다운 전압(breakdown voltage) 이하의 전압이 트랜지스터의 게이트 단자(gate terminal)로 인가되고, 이 경우, 이 게이트 전압의 크기는 5V와 12V이다. 게이트 전압에 인가되는 최대 전압은 브레이크다운 전압 이하이다.

하지만, DMOS 트랜지스터를 제조할 때, 이 두 전압이 모두 제공되는 것보다 5V의 전압만이 제공되는 경우가 많고, 5V와 12V 모두 제공되더라고 DMOS의 입력 전원으로 브레이크다운 전압 이상인 12V를 초과하는 전압이 공급되면 DMOS 트랜지스터의 게이트 단자와 소스 단자 사이에 인가되는 전압, 즉 게이트-소스간 전압(Vgs)은 브레이크다운 전압 이하의 전압인 12V를 초과하지 않도록 제어하는 별도의 제어 회로가 필요하다.

또한, 입력 전원으로 12V가 공급되는 경우에도, 브레이크다운 전압이 12V인 DMOS 트랜지스터만을 사용하여 집적회로(IC, integrated circuit)를 설계하면 집적 회로의 크기가 증가하여 이 접적회로를 구비한 IC 칩(chip)의 크기 역시 증가하므로 IC 칩의 단가가 높아지는 문제가 있다.

따라서, IC 칩의 크기를 줄이기 위해, IC 칩의 입력 단자 및 출력 단자와 직접 연결되지 않는 IC 칩 내의 내부 회로는 브레이트다운 전압이 5V인 DMOS 트랜지스터를 사용하거나 DMOS 트랜지스터보다 트랜지스터의 크기가 작은 CMOS(complementary metal-oxide semiconductor) 트랜지스터를 사용하고, 이를 위해, IC 칩 내부에 전압 레귤레이터(voltage regulator)를 설계하여 5V의 전압을 생성하여 CMOS 트랜지스터와 DMOS 트랜지스터의 게이트 단자에 인가한다.

이처럼 전압 레귤레이터에서 생성된 5V의 전압은 다시 입력 전원에 맞는 전압으로 변환시켜야 하므로, 5V의 전압 레벨을 조정하는 레벨 시프터(level shifter)가 필요하다.

다음, 도 1 및 도 2를 참고로 하여, 종래의 레벨 시프터에 대하여 설명한다.

도 1을 참고로 하면, 종래의 레벨 시프터는 복수의 트랜지스터(M1-M6)와 복수의 인버터(INV11-INV14)를 구비한다.

레벨 시프터의 입력 신호(IN)인 인버터(INV1)로 인가되는 신호는 펄스 신호로서, 레벨 시프터는 입력 신호(IN)의 전압 레벨값(VDD1, 접지)을 원하는 레벨(VDD2, VDD3)로 변경하여 출력한다.

이때, 트랜지스터(M3, M4)의 게이트 단자로 인가되는 바이어스 전압(Vbias)은 5V이고, 이러한 바이어스 전압(Vbias)에 트랜지스터(M3, M4)는 턴온 상태를 유지한다.

이런 상태에서, 펄스 신호를 출력하는 입력 신호(IN)가 고레벨 상태를 유지하면, 트랜지스터(M1)는 턴온되고 트랜지스터(M2)는 턴오프되며, 턴온된 트랜지스터(M1)의 동작에 의해 트랜지스터(M5, M6) 역시 턴온 상태가 된다.

트랜지스터(M6)의 턴온 동작에 의해 인버터(INV13)의 입력 단자로 고레벨인 전원(VDD2)의 전압이 인가되어, 인버터(INV14)는 레벨 시프터의 출력 신호(OUT)로서 고레벨 상태의 신호를 출력한다.

이때, 출력 신호(OUT)의 고레벨 전압은 전원(VDD2)의 전압값을 갖게 되어 전원(VDD1)에서 전압 레벨이 시프트됨을 알 수 있다.

또한, 입력 신호(IN)가 저레벨을 유지할 경우, 트랜지스터(M2)는 턴온되고 트랜지스터(M1)는 턴오프 상태가 된다.

트랜지스터(M1)의 턴오프 상태에 의해 트랜지스터(M5, M6) 역시 오프 상태를 유지하고, 트랜지스터(M2)의 턴온 동작에 의해, 인버터(INV13)에는 저레벨 상태의 신호가 인가된다.

이로 인해, 인버터(INV14)는 저레벨 상태의 신호를 출력 신호(OUT)로서 출력한다. 이때, 출력 신호(OUT)의 저레벨 전압은 전원(VDD3)이 되어, 접지 상태에서 전원(VDD3)으로 전압 레벨이 시프트된다.

이와 같은 동작을 통해, 신호의 파형은 동일하지만 신호의 레벨이 입력 신호(IN)와 출력 신호(OUT)를 출력할 때, 입력 신호(IN)와 동일한 파형의 신호를 출력하기 위해 트랜지스터(M1, M2)의 턴온 기간은 입력 신호의 각 펄스의 유지 시간 즉, 각 펄스에 대한 고레벨 유지 시간과 동일하게 된다.

따라서, 종래의 레벨 시프터의 경우, 입력 신호(IN)가 고레벨을 유지하는 동안 트랜지스터(M1, M3, M5, M6) 역시 턴온 상태를 유지하여, 이들 트랜지스터(M1, M3, M5, M6)에 의해 소비되는 전력이 발생하여, 레벨 시프터에서 소비되는 전력이 증가하는 문제가 발생한다.

따라서 본 발명이 이루고자 하는 기술적 과제는 레벨 시프터의 소비 전력을 줄이기 위한 것이다.

본 발명의 한 특징에 따른 레벨 시프터는 펄스 신호인 입력 신호가 입력단자로 입력되고 제1 전원 단자에 제1 전원이 인가되고 제2 전원 단자는 접지되어 있는 제1 인버터, 제1 인버터의 출력 단자에 입력 단자가 연결되어 있고 제1 전원 단자로 제1 전원이 인가되고 제2 전원 단자는 접지되어 있는 제2 인버터, 제2 인버터의 출력 단자에 입력 단자가 연결되어 있는 제1 펄스 생성기, 제1 인버터의 출력 단자에 입력 단자가 연결되어 있는 제2 펄스 생성기, 제1 및 제2 펄스 생성기의 출력 단자에 각각 게이트 단자가 연결되어 있고 소스 단자는 접지되어 있는 제1 및 제2 트랜지스터, 제1 및 제2 트랜지스터의 드레인 단자에 각각 소스 단자가 연결되어 있고 바이어스 전압이 게이트 단자로 인가되는 제3 및 제4 트랜지스터, 제3 트랜지스터의 드레인 단자에 소스 단자와 게이트 단자가 연결되어 있고 제2 전원에 드레인 단자가 연결되어 있는 제5 트랜지스터, 제4 트랜지스터의 드레인 단자에 소스 단자가 연결되어 있고 제5 트랜지스터의 게이트 단자에 게이트 단자가 연결되어 있으며 제2 전원에 드레인 단자가 연결되어 있는 제6 트랜지스터, 제6 트랜지스터의 소스 단자에 입력 단자가 연결되어 있고 제2 전원에 제1 전원 단자가 연결되어 있으며 제3 전원에 제2 전원 단자가 연결되어 있는 래치, 그리고 상기 래치의 출력 단자에 입력단자가 연결되어 있고 제1 전원 단자에 제2 전원이 연결되며 제2 전원 단자에 제3 전원이 연결되어 있고 출력단자로 출력 신호를 출력하는 제3 인버터를 포함한다.

상기 제1 내지 제4 트랜지스터 각각은 n형 트랜지스터이고, 제5 및 제6 트랜지스터 각각은 p형 트랜지스터인 것이 좋다.

상기 제2 전원 제1 전원을 초과하는 전압을 갖고, 상기 제3 전원은 제2 전원보다 제1 전원만큼 낮은 전압을 갖는 것이 좋다. 상기 제1 펄스 생성기는 상기 제1 인버터에서 출력되는 신호의 상태가 변할 때 펄스 신호를 출력하고, 제2 펄스 생성기는 상기 제2 인버터에서 출력되는 신호의 상태가 변할 때 펄스 신호를 출력할 수 있다.

상기 제1 및 제2 펄스 생성기 각각은 상기 제1 및 제2 인버터에서 각각 출력되는 신호의 상태가 저레벨에서 고레벨로 변할 때, 상기 펄스 신호를 출력할 수 있다.

상기 제1 및 제2 펄스 생성기 각각은 상기 입력 신호의 펄스 폭보다 작은 펄스 폭을 갖는 펄스 신호를 출력하는 것이 바람직하다.

이러한 특징에 따르면, 입력 신호의 전압 레벨을 변경하여 출력 신호로 출력하는 레벨 시프터에서, 입력 신호와 동일한 형태를 갖는 펄스 신호를 출력할 때, 펄스 생성기와 래치를 이용하여 트랜지스터의 턴온 시간을 입력 신호의 펄스폭 크기보다 감소시키므로, 트랜지스터의 소비 전력을 감소시켜 레벨 시프터의 소비 전력을 줄인다.

도 1은 종래에 따른 레벨 시프터의 회로도이다.
도 2는 도 1에 도시한 레벨 시프터의 동작 파형도이다.
도 3은 본 발명의 한 실시예에 따른 레벨 시프터의 회로도이다.
도 4는 도 3에 도시한 레벨 시프터의 동작 파형도이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

그러면 첨부한 도면을 참고로 하여 본 발명의 한 실시예에 따른 레벨 시프터에 대하여 설명한다.

먼저, 도 3을 참고로 하여 본 발명의 한 실시예에 따른 레벨 시프터의 구조에 대하여 상세하게 설명한다.

도 3을 참고로 하면, 본 발명의 한 실시예에 따른 레벨 시프터는 펄스 신호인 입력 신호(IN)가 입력단자로 입력되고 제1 전원 단자로 제1 전원(VDD1)이 인가되고 제2 전원 단자는 접지되어 있는 제1 인버터(INV1), 제1 인버터(INV1)의 출력 단자에 입력 단자가 연결되어 있고 제1 전원 단자로 제1 전원(VDD1)이 인가되고 제2 전원 단자는 접지되어 있는 제2 인버터(INV2), 제2 인버터(INV2)의 출력 단자에 입력 단자가 연결되어 있는 제1 펄스 생성기(PG1), 제1 인버터(INV1)의 출력 단자에 입력 단자가 연결되어 있는 제2 펄스 생성기(PG2), 제1 및 제2 펄스 생성기(PG1)의 출력 단자에 각각 게이트 단자가 연결되어 있고 소스 단자는 접지되어 있는 제1 및 제2 트랜지스터(M11, M12), 제1 및 제2 트랜지스터(M11, M12)의 드레인 단자에 각각 소스 단자가 연결되어 있고 바이어스 전압(Vbias)이 게이트 단자로 인가되는 제3 및 제4 트랜지스터(M13, M14), 제3 트랜지스터(M13)의 드레인 단자에 소스 단자와 게이트 단자가 연결되어 있고 제2 전원(VDD2)에 드레인 단자가 연결되어 있는 제5 트랜지스터(M15), 제4 트랜지스터(M14)의 드레인 단자에 소스 단자가 연결되어 있고 제5 트랜지스터(M15)의 게이트 단자에 게이트 단자가 연결되어 있으며 제2 전원(VDD2)에 드레인 단자가 연결되어 있는 제6 트랜지스터(M16), 제6 트랜지스터(M16)의 소스 단자에 입력 단자가 연결되어 있고, 제2 전원(VDD2)에 제1 전원 단자가 연결되어 있으며 제3 전원(VDD3)에 제2 전원 단자가 연결되어 있는 래치(L1), 그리고 래치(L1)의 출력 단자에 입력단자가 연결되어 있고 제1 전원 단자에 제2 전원(VDD2)이 연결되어 있고 제2 전원 단자에 제3 전원(VDD3)이 연결되어 있고 출력단자로 출력 신호(OUT)를 출력하는 제3 인버터(INV3)를 포함한다.

이때, 제1 내지 제4 트랜지스터(M11-M14)는 n형 모스(MOS) 트랜지스터이고, 제5 및 제6 트랜지스터(M15, M16)는 p형 모스 트랜지스터이다.

또한, 래치(L1)는 입력단자와 출력단자가 서로 반대 방향으로 연결되어 있는 두 개의 인버터(INV21, INV212를 포함하고, 이들 인버터(INV21, INV22) 각각의 제1 전원 단자는 제2 전원(VDD2)에 연결되어 있고 제2 전원 단자는 제3 전원(VDD3)에 연결되어 있다.

제1 전원(VDD1)은 한 예로, 5V이고, 제2 전원(VDD2)은 제1 전원(VDD1)보다 큰 전압을 갖고, 예를 들어, 12V일 수 있다.

제3 전원(VDD3)은 제2 전원(VDD2)의 전압보다 VDD1만큼 낮은 전압, 즉, (VDD2-VDD1)의 전압을 갖고, 예를 들어, 7V일 수 있다.

바이어스 전압(Vbias)은 브레이크다운 전압 이하가 되어야 하며, 한 예로 브레이크다운 전압이 5V일 때, 이 바이어스 전압(Vbias)은 최대 5V일 수 있다.

또한, 접지(GND)의 전압은 0V일 수 있다.

다음, 도 4를 참고로 하여, 이러한 구조를 갖는 레벨 시프터의 동작을 설명한다.

제3 및 제4 트랜지스터(M13, M14)의 게이트 단자로 인가되는 게이트 전압, 즉 바이어스 전압(Vbias)은 5V이므로, 이 바이어스 전압(Vbias)에 의해 제3 및 제4 트랜지스터(M13, M4)는 턴온 상태를 유지한다.

먼저, 입력 신호(IN)는 도 4의 (a)와 같이 정해진 크기의 펄스 폭을 갖는 펄스를 출력하는 펄스 신호이고, 이 펄스 신호의 고레벨 전압은 제1 전원(VDD1)의 전압값을 갖고 저레벨 전압을 접지(GND)이다.

이러한 입력 신호(IN)가 제1 인버터(INV1)에 입력됨에 따라, 제1 인버터(INV1)의 출력 신호(D)는 도 4의 (b)에 도시한 것처럼, 입력 신호(IN)의 반전 신호이고, 이 반전 신호(D)는 제2 인버터(INV2)에 의해 반전되어 제2 인버터(INV2)의 출력 신호(E)는 입력 신호(IN)와 동일한 파형을 갖는다.

이때, 제1 및 제2 인버터(INV1, INV2)에서 각각 출력되는 신호(D, E)의 전압레벨은 이들 제1 및 제2 전원단자에 인가되는 전원에 따라 정해지므로, 제1 및 제2 인버터(INV1, INV2) 각각에서 출력되는 신호(D, E)의 고레벨 전압은 제1 전원(VDD1)의 전압과 동일하고 저레벨 전압은 접지와 같다.

이러한 제1 및 제2 인버터(INV1, INV2)의 출력 신호(D, E)는 제1 및 제2 펄스 생성기(PG1, PG2)로 각각 입력된다.

제1 및 제2 펄스 생성기(PG1, PG2)는 입력되는 신호가 저레벨에서 고레벨로 변할 때, 정해진 크기의 펄스 폭을 갖는 펄스를 생성하는 펄스 생성기로서, 서로 동일한 구조를 갖고 있다. 하지만, 이에 한정되지 않고, 대안적인 예에서, 제1 및 제2 펄스 생성기(PG1, PG2)는 입력되는 신호가 고레벨에서 저레벨로 변할 때, 정해진 크기의 펄스 폭을 갖는 펄스를 생성할 수 있다.

이때, 제1 및 제2 펄스 생성기(PG1, PG2)에서 출력되는 한 펄스에 대한 펄스 폭의 크기는 입력 신호(IN)의 한 펄스에 대한 펄스 폭보다 작다. 예를 들어, 제1 및 제2 펄스 생성기(PG1, PG2)에서 출력되는 펄스의 펄스 폭은 입력 신호(IN)의 펄스의 펄스 폭의 약 1/10일 수 있다.

이럴 경우, 제1 및 제2 펄스 생성기(PG1, PG2)로 입력되는 펄스 신호는 서로 반전 상태를 유지하므로, 제1 및 제2 펄스 생성기(PG1, PG2)는 도 4의 (d)와 (e)에 도시한 것처럼 서로 교대로 펄스 신호(F, G)를 생성한다.

이때, 제1 펄스 생성기(PG1)의 출력 신호(E)는 제1 트랜지스터(M11)로 인가되고 제2 펄스 생성기(PG2)의 출력 신호(F)는 제2 트랜지스터(M11)로 인가된다.

따라서, 제1 트랜지스터(M11)의 턴온 시기는 입력 신호(IN)가 고레벨을 유지할 때이고, 제2 트랜지스터(M12)의 턴온 시기는 입력 신호(IN)가 저레벨을 유지할 때이다. 이때, 제1 및 제2 트랜지스터(M11, M12)의 턴온 시간은 제1 및 제2 펄스 생성기(PG1, PG2)에서 펄스가 출력되는 시간과 같다.

이 경우, 제1 및 제2 펄스 생성기(PG1, PG2)에서 출력되는 펄스 신호(F, G)의 고레벨 전압은 제1 전원(VDD1)과 동일하고, 제레벨 전압은 접지와 같다.

따라서, 입력 신호(IN)가 고레벨 상태를 유지할 때, 제1 트랜지스터(M11)는 제1 펄스 생성기(PG1)의 펄스 발생 시기 동안 턴온된다.

이미 설명한 것처럼, 이때 제3 및 제4 트랜지스터(M13, M14)는 턴온 상태를 유지하고 있으므로, 제1 트랜지스터(M11)가 턴온됨에 따라 제5 및 제6 트랜지스터(M15, M16)의 게이트 단자에 연결되어 있는 제5 트랜지스터(M15)의 소스 단자는 저레벨 상태를 유지하여 제5 및 제6 트랜지스터(M15, M16) 또한 턴온 상태가 된다.

하지만, 입력 신호(IN)가 고레벨을 유지하는 동안, 제2 펄스 생성기(PG2)는 저레벨 상태를 유지하므로 제2 트랜지스터(M12)는 턴오프 상태를 유지한다.

이처럼, 트랜지스터(M16)의 턴온 상태와 트랜지스터(M12)의 턴오프 상태에 의해 래치(L1)로 입력되는 입력 신호의 상태를 제2 전압(VDD2)과 동일한 상태를 갖는 고레벨 상태가 되어, 래치(L1)는 도 4의 (f)와 같이 저레벨의 신호를 출력신호(H)로서 출력하여 제3 인버터(INV3)로 출력한다.

이때, 래치(L1)의 동작에 의해, 제2 트랜지스터(M12)가 턴온되기 전까지, 즉 입력 신호(IN)가 고레벨 상태를 유지하는 동안, 래치(L1)의 출력 상태는 저레벨을 유지한다.

따라서, 제3 인버터(INV3)를 통해 레벨 시프터에서 출력되는 출력 신호(OUT)는 도 4의 (g)와 같이 고레벨이 된다.

이때, 제3 인버터(INV3)의 제1 전원 단자는 제2 전원(VDD2)과 연결되어 있고, 레벨 시프터에서 출력되는 출력 신호(OUT)의 고레벨 전압은 제2 전원(VDD2)의 전압값을 갖는다.

다음, 입력 신호(IN)의 상태가 고레벨 상태에서 저레벨 상태로 바뀌면, 제1 인버터(INV1)의 출력 신호는 저레벨에서 고레벨로 바뀌게 되어, 제1 펄스 생성기(PG1)의 출력 신호(F)는 저레벨 상태가 되고 제2 펄스 생성기(PG2)는 설정 시간 동안 고레벨 상태의 펄스를 생성한다(G).

이러한, 제1 및 제2 펄스 생성기(PG1, PG2)의 동작에 의해, 제1 트랜지스터(M11)는 턴오프되고 제2 트랜지스터(M12)는 제2 펄스 생성기(PG2)가 고레벨 상태의 신호를 출력하는 동안 턴온된다.

제1 트랜지스터(M11)의 턴오프 동작에 의해, 제5 및 제6 트랜지스터(M15, M16)는 턴오프 상태를 유지한다.

턴온 상태를 유지하는 제4 트랜지스터(M14)와 함께, 제2 트랜지스터(M12)가 턴온됨에 따라 래치(L1)의 입력신호는 저레벨 상태가 된다. 따라서, 래치(L1)는 입력 신호(IN)가 저레벨 상태를 유지하는 동안, 즉 제1 펄스 생성기(PG1)의 동작에 의해 제1 트랜지스터(M11)가 턴온되기 전까지 고레벨 상태의 출력 신호(H)를 출력한다.

이로 인해, 제3 인버터(INV3)는 레벨 시프터의 출력 신호(OUT)로 저레벨 상태의 신호를 출력한다.

이때, 제3 인버터(INV3)의 제2 전원 단자가 제3 전원(VDD3)과 연결되어 있고, 레벨 시프터에서 출력되는 출력 신호(OUT)의 저레벨 전압은 제3 전원(VDD3)의 전압값을 갖는다.

이와 같이, 레벨 시프터의 출력 단자인 제3 인버터(INV3)의 출력 단자(OUT)는 입력 신호(IN)가 고레벨을 유지하는 동안 고레벨 상태의 신호를 출력하고 입력 신호(IN)가 저레벨을 유지하는 동안 저레벨 상태의 신호를 출력하여, 입력 신호(IN)와 동일한 형태의 펄스 신호를 출력한다.

하지만, 출력 신호(OUT)의 고레벨 상태는 입력 신호(IN)의 고레벨 상태와 다른 제2 전원(VDD2)의 전압값을 갖고 있고, 저레벨 상태는 입력 신호(IN)의 저레벨 상태와 다른 제3 전원(VDD3)의 전압값을 갖고 있어, 본 예에 따른 레벨 시프터는 입력 신호(IN)의 전압 레벨(VDD1, GND)과 다른 전압 레벨(VDD2, VDD3)을 갖는 출력 신호(OUT)를 출력한다.

따라서, 본 예에 의한 레벨 시프터에 의해 제3 전압(VDD3)이 생성되므로, 한 예로서 12V의 전압값을 갖는 제2 전원(VDD2)과 7V의 전압값을 갖는 제3 전원(VDD3)의 전압차(VDD2-VDD3)는 브레이크다운 전압(5V)을 초과하지 않게 된다.

이러한 동작을 수행하는 본 실시예에 따른 레벨 시프터는 래치(L1)를 사용함에 따라, 트랜지스터(M11, M12)의 턴온 시간은 출력 신호(OUT)의 고레벨 유지 시간과 저레벨 유지 시간 각각보다 감소한다.

이로 인해, 트랜지스터(M11, M12, M15, M16)의 턴온 시간이 감소함에 따라, 트랜지스터(M11, M12, M15, M16)에서 소비되는 전력의 크기가 크게 줄어들어, 레벨 시스터에서 소비되는 소비 전력이 크기게 크게 감소한다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

M11-M16: 트랜지스터, INV1-INV3: 인버터,
PG1, PG2: 펄스 생성기 L1: 래치
IN: 입력 신호 OUT: 출력 신호
Vbias: 바이어스 전압