技术领域
[0001] 本
发明涉及
电子电路技术，具体涉及一种推挽输出级的LDO电路。
背景技术
[0002] 传统的低压差线性稳压器(LDO)通常只具有CLASS-A输出级，即大多数LDO的输出级只有一个PMOS管或一个NMOS管，这意味着这种LDO电路只能给输出级提供
电流，而不能从输出级吸取电流，导致电路结构对
输出电压的控制能
力弱，响应速度慢，这种结构严重了限制了LDO的应用场合。另外传统的LDO结构还存在输出级功率过大等情况。
发明内容
[0003] 根据上述传统LDO电路中输出级的结构导致的响应慢、功耗大和对输出电压控制能力弱等问题，本发明提出了一种具有推挽输出级结构的LDO电路，具有低静态电流、低功耗和对输出电压控制能力强等特点。
[0004] 本发明的技术方案如下：
[0005] 一种推挽输出级的LDO电路，包括误差
放大器、LDO输出级、第一
电阻R1和第二电阻R2，第一电阻R1和第二电阻R2
串联并接在所述LDO电路的输出端和地GND之间，其串联点连接所述误差放大器的同相输入端；所述误差放大器的
反相输入端连接基准电压Vref；所述LDO输出级包括负载电容CL，负载电容CL接在所述LDO电路的输出端和地GND之间；
[0006] 所述误差放大器包括误差放大器输入级和误差放大器输出级，所述误差放大器输入级的第一输入端作为所述误差放大器的同相输入端，其第二输入端作为所述误差放大器的反相输入端；
[0007] 所述误差放大器输出级包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1、第二NMOS管MN2和补偿电容Cp，第一PMOS管MP1的栅极连接第二PMOS管MP2的栅极并连接所述误差放大器输入级的第一输出端，其源极连接第二PMOS管MP2的源极并连接
电源电压Vdd，其漏极连接第二NMOS管MN2的漏极并作为所述误差放大器的第一输出端；第一NMOS管MN1的栅极连接第二NMOS管MN2的栅极并连接所述误差放大器输入级的第二输出端，其源极连接第二NMOS管MN2的源极并接地GND，其漏极连接第二PMOS管MP2的漏极并作为所述误差放大器的第二输出端；补偿电容Cp接在第二NMOS管MN2的栅极和漏极之间；
[0008] 所述LDO输出级还包括NMOS功率管MN和PMOS功率管MP，所述LDO电路还包括第一电容C1、第二电容C2、第三PMOS管MP3和第三NMOS管MN3，第三PMOS管MP3的栅极连接所述误差放大器的第一输出端并通过第一电容C1后连接第三PMOS管MP3的源极和PMOS功率管MP的栅极，其漏极连接所述误差放大器的第二输出端；第三NMOS管MN3的栅极连接所述误差放大器的第二输出端并通过第二电容C2后连接第三NMOS管MN3的源极和NMOS功率管MN的栅极，其漏极连接所述误差放大器的第一输出端；PMOS功率管MP的漏极连接NMOS功率管MN的漏极并作为所述LDO电路的输出端，其源极连接电源电压Vdd；NMOS功率管MN的源极接地GND；
[0009] 所述LDO电路还包括第三电容C3、第四PMOS管MP4、第四NMOS管MN4和电流减法电路，第四PMOS管MP4的漏极连接PMOS功率管MP的栅极，其栅极连接第四NMOS管MN4的源极并通过第三电容C3后连接第四PMOS管MP4的源极和所述电流减法电路的第一输出端；第四NMOS管MN4的栅极和漏极接地GND；
[0010] 所述电流减法电路包括第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第五NMOS管MN5和第六NMOS管MN6，第五NMOS管MN5的栅极连接第六NMOS管MN6的栅极并作为所述电流减法电路的输入端连接所述误差放大器输出级中第二NMOS管MN2的栅极，其源极连接第六NMOS管MN6的源极并接地GND，其漏极连接第七PMOS管MP7的漏极并作为所述电流减法电路的第一输出端；第六PMOS管MP6的栅极连接第七PMOS管MP7的栅极、第五PMOS管MP5的栅极和漏极并连接第一偏置电流I1，其源极连接第五PMOS管MP5和第七PMOS管MP7的源极并连接电源电压Vdd，其漏极连接第六NMOS管MN6的漏极并作为所述电流减法电路的第二输出端连接NMOS功率管MN的栅极。
[0011] 具体的，所述电流减法电路的输入端和所述误差放大器输出级中第二NMOS管MN2的栅极之间还设置有摆率增强电路，所述摆率增强电路包括第八PMOS管MP8、第九PMOS管MP9、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9和第十NMOS管MN10，[0012] 第九PMOS管MP9的栅极连接第八NMOS管MN8的栅极并作为所述摆率增强电路的输入端连接所述误差放大器输出级中第二NMOS管MN2的栅极，其源极连接第八PMOS管MP8的源极并连接电源电压Vdd，其漏极连接第八NMOS管MN8的漏极、第八PMOS管MP8和第七NMOS管MN7的栅极；
[0013] 第七NMOS管MN7的漏极连接第八PMOS管MP8的漏极并作为所述摆率增强电路的输出端连接所述电流减法电路的输入端，其源极连接第八NMOS管MN8的源极和第九NMOS管MN9的漏极；
[0014] 第十NMOS管MN10的栅漏短接并连接第九NMOS管MN9的栅极和第二偏置电流I2，其源极连接第九NMOS管MN9的源极并接地GND。
[0015] 具体的，所述误差放大器输入级包括第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13和第十四NMOS管MN14，
[0016] 第十PMOS管MP10的栅极作为所述误差放大器输入级的第二输入端，其源极连接第十一PMOS管MP11的源极和第十二PMOS管MP12的漏极，其漏极连接第十二NMOS管MN12的漏极、第十三NMOS管MN13的栅极、第十四NMOS管MN14的栅极和漏极；
[0017] 第十一PMOS管MP11的栅极作为所述误差放大器输入级的第一输入端，其漏极连接第十一NMOS管MN11的漏极并作为所述误差放大器输入级的第二输出端；
[0018] 第十二NMOS管MN12的栅极连接第十一NMOS管MN11的栅极和第十四NMOS管MN14的源极，其源极连接第十一NMOS管MN11和第十三NMOS管MN13的源极并接地GND；
[0019] 第十三PMOS管MP13的栅漏短接并连接第十二PMOS管MP12的栅极和第三偏置电流I3，其源极连接第十二PMOS管MP12的源极并连接电源电压Vdd；
[0020] 第十四PMOS管MP14的栅极连接其漏极和第十三NMOS管MN13的漏极并作为所述误差放大器输入级的第一输出端，其源极连接电源电压Vdd。
[0021] 本发明的有益效果为：与传统LDO电路相比，本发明提出的LDO电路，对输出电压控制能力更强，输出更稳定；同时具有瞬态响应更快，功耗更低的特点。
附图说明
[0022] 图1为本发明提出的一种推挽输出级的LDO电路的整体结构示意图。
[0023] 图2为本发明中误差放大器的一种电路实现原理图。
[0024] 图3为本发明中电流减法器的电路原理图。
[0025] 图4为
实施例中在电流减法器输入级之前设置的摆率增强电路的原理图。
具体实施方式
[0026] 下面结合具体实施例和附图详细描述本发明。
[0027] 本发明提出的LDO电路，包括误差放大器、LDO输出级、第一电阻R1和第二电阻R2，第一电阻R1和第二电阻R2串联并接在LDO电路的输出端和地GND之间，其串联点连接误差放大器的同相输入端；误差放大器的反相输入端连接基准电压Vref；LDO输出级包括负载电容CL，负载电容CL接在LDO电路的输出端和地GND之间。
[0028] 本发明中的误差放大器包括误差放大器输入级和误差放大器输出级，误差放大器输入级的第一输入端作为误差放大器的同相输入端，其第二输入端作为误差放大器的反相输入端；其中误差放大器输出级采用CLASS-AB输出级，如图2所示，误差放大器输出级包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1、第二NMOS管MN2和补偿电容Cp，第一PMOS管MP1的栅极连接第二PMOS管MP2的栅极并连接误差放大器输入级的第一输出端，其源极连接第二PMOS管MP2的源极并连接电源电压Vdd，其漏极连接第二NMOS管MN2的漏极并作为误差放大器的第一输出端；第一NMOS管MN1的栅极连接第二NMOS管MN2的栅极并连接误差放大器输入级的第二输出端，其源极连接第二NMOS管MN2的源极并接地GND，其漏极连接第二PMOS管MP2的漏极并作为误差放大器的第二输出端；补偿电容Cp接在第二NMOS管MN2的栅极和漏极之间。
[0029] 误差放大器两个输入端电压虚短，即基准电压Vref与反馈电压Vfb大小相等，因此LDO输出电压为：
[0030]
[0031] 与传统LDO电路的CLASS-A输出级不同，本发明中LDO输出级同时包括NMOS功率管MN和PMOS功率管MP，误差放大器输出级的CLASS-AB结构中的第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2为NMOS功率管MN和PMOS功率管MP提供精确的电流偏置，为了保证最大程度的降低功耗，使得NMOS功率管MN和PMOS功率管MP最多只有一个导通。为负载提供电流时仅PMOS功率管MP导通，从负载吸收电流时仅NMOS功率管MN导通，空载时两个功率管均截止。为了保证上述条件，第二NMOS管MN2的尺寸要大于第一NMOS管MN1的尺寸，使误差放大器输出为高时对NMOS功率管MN的下拉能力强；第二PMOS管MP2的尺寸要大于第一PMOS管MP1的尺寸，使误差放大器输出为低时对PMOS功率管MP的上拉能力强。即电路状态转换过程中先令处于导通状态的功率MOS管截止，再慢慢打开处于截止状态的功率MOS管，这就避免了两个功率MOS管同时导通，并且当LDO处于空载状态时会令PMOS功率管MP和NMOS功率管MN都截止保证了输出级具有最低功耗。
[0032] 由于第一NMOS管MN1的尺寸远小于第二NMOS管MN2，第一NMOS管MN1会提供大的输出阻抗，使响应速度变慢。因此本发明利用第一电容C1、第二电容C2、第三PMOS管MP3和第三NMOS管MN3构成两个传输
门。第三PMOS管MP3的栅极连接误差放大器的第一输出端并通过第一电容C1后连接第三PMOS管MP3的源极和PMOS功率管MP的栅极，其漏极连接误差放大器的第二输出端；第三NMOS管MN3的栅极连接误差放大器的第二输出端并通过第二电容C2后连接第三NMOS管MN3的源极和NMOS功率管MN的栅极，其漏极连接误差放大器的第一输出端；PMOS功率管MP的漏极连接NMOS功率管MN的漏极并作为LDO电路的输出端，其源极连接电源电压Vdd；NMOS功率管MN的源极接地GND。
[0033] 当电路处于稳定状态时，第三PMOS管MP3和第三NMOS管MN3均导通，PMOS功率管MP和NMOS功率管MN的栅极分别与第一NMOS管MN1和第二NMOS管MN2的漏极即误差放大器的第一输出端和第二输出端相连，使之有准确的静态偏置。当电路出现瞬态变化，由于电容两端电压不能突变，第一电容C1和第二电容C2会瞬间将两者的连接关系交换，使PMOS功率管MP的栅极电压与第二NMOS管MN2的漏极电压线性变化，NMOS功率管MN的栅极电压与第一NMOS管MN1的漏极电压线性变化，大大增强了LDO的瞬态响应能力。当负载电流突然增大，LDO输出电压会下降，导致反馈电压Vfb也会下降，导致误差放大器输入级的第二输出端电压即第一NMOS管MN1和第二NMOS管MN2的栅极电压升高，漏端电压迅速下降，第一电容C1和第二电容C2迅速将PMOS功率管MP和NMOS功率管MN的栅极电压拉低，使输出电压恢复到稳定值。
[0034] 误差放大器输入级可以为五管差分结构、共源共栅结构或其他合适结构，如图2给出的是五管差分结构的误差放大器输入级，包括第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13和第十四NMOS管MN14，第十二PMOS管MP12和第十三PMOS管MP13构成
电流镜，第十四PMOS管MP14分别和误差放大器输出级的第一PMOS管MP1和第二PMOS管MP2构成电流镜，第十PMOS管MP10和第十一PMOS管MP11构成误差放大器的差分输入对，第十PMOS管MP10的栅极作为误差放大器输入级的第二输入端，其源极连接第十一PMOS管MP11的源极和第十二PMOS管MP12的漏极，其漏极连接第十二NMOS管MN12的漏极、第十三NMOS管MN13的栅极、第十四NMOS管MN14的栅极和漏极；第十一PMOS管MP11的栅极作为误差放大器输入级的第一输入端，其漏极连接第十一NMOS管MN11的漏极并作为误差放大器输入级的第二输出端；第十二NMOS管MN12的栅极连接第十一NMOS管MN11的栅极和第十四NMOS管MN14的源极，其源极连接第十一NMOS管MN11和第十三NMOS管MN13的源极并接地GND；第十三PMOS管MP13的栅漏短接并连接第十二PMOS管MP12的栅极和第三偏置电流I3，其源极连接第十二PMOS管MP12的源极并连接电源电压Vdd；第十四PMOS管MP14的栅极连接其漏极和第十三NMOS管MN13的漏极并作为误差放大器输入级的第一输出端，其源极连接电源电压Vdd。
[0035] 为了精确的偏置NMOS功率管MN与PMOS功率管MP，第二PMOS管MP2的尺寸要远大于第一PMOS管MP1，这将导致更多的电流流过第二PMOS管MP2，对整个LDO来讲这会引起很大的功率损耗，因此在LDO电路中加入了电流减法电路。如图3所示给出了电流减法电路的结构示意图，包括第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第五NMOS管MN5和第六NMOS管MN6，第五PMOS管MP5分别和第六PMOS管MP6与第七PMOS管MP7构成电流镜，第五NMOS管MN5的栅极连接第六NMOS管MN6的栅极并作为电流减法电路的输入端连接误差放大器输出级中第二NMOS管MN2的栅极，其源极连接第六NMOS管MN6的源极并接地GND，其漏极连接第七PMOS管MP7的漏极并作为电流减法电路的第一输出端；第六PMOS管MP6的栅极连接第七PMOS管MP7的栅极、第五PMOS管MP5的栅极和漏极并连接第一偏置电流I1，其源极连接第五PMOS管MP5和第七PMOS管MP7的源极并连接电源电压Vdd，其漏极连接第六NMOS管MN6的漏极并作为电流减法电路的第二输出端连接NMOS功率管MN的栅极。
[0036] 电流减法电路在电路中有两个作用，第一：减小第二PMOS管MP2的器件尺寸，缩小芯片面积；第二：降低第一NMOS管MN1的输出阻抗加快瞬态响应过程。电流减法器有精确的电流偏置，使第二PMOS管MP2不再需要很大尺寸就能为第二PMOS管MP2的漏极注入较大电流，节约了芯片面积，一些实施例中为了增强电流减法电路的瞬态响应速度，在电流减法电路前面插入了摆率增强电路。如图1和图4所示，摆率增强电路包括第八PMOS管MP8、第九PMOS管MP9、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9和第十NMOS管MN10，第九PMOS管MP9的栅极连接第八NMOS管MN8的栅极并作为摆率增强电路的输入端连接误差放大器输出级中第二NMOS管MN2的栅极，其源极连接第八PMOS管MP8的源极并连接电源电压Vdd，其漏极连接第八NMOS管MN8的漏极、第八PMOS管MP8和第七NMOS管MN7的栅极；第七NMOS管MN7的漏极连接第八PMOS管MP8的漏极并作为摆率增强电路的输出端连接电流减法电路的输入端，其源极连接第八NMOS管MN8的源极和第九NMOS管MN9的漏极；第十NMOS管MN10的栅漏短接并连接第九NMOS管MN9的栅极和第二偏置电流I2，其源极连接第九NMOS管MN9的源极并接地GND。
[0037] 由于第一NMOS管MN1的尺寸远小于第二NMOS管MN2，第一NMOS管会提供一个大的输出阻抗，使响应速度变慢。因此本实施例中设置第七PMOS管MP7的电流一部分通过第四PMOS管MP4和第三PMOS管MP3流入第一NMOS管MN1，另一部分流入第五NMOS管MN5。静态时电路中第五NMOS管MN5与第一NMOS管MN1是并联关系，第五NMOS管MN5中这部分多出来的电流使第一NMOS管MN1的输出阻抗降低，可以帮助第一NMOS管MN1为NMOS功率管MN栅极迅速放电，加快第一NMOS管MN1的响应速度。
[0038] 如图1所示，LDO电路还包括第三电容C3、第四PMOS管MP4和第四NMOS管MN4，第四PMOS管MP4的漏极连接PMOS功率管MP的栅极，其栅极连接第四NMOS管MN4的源极并通过第三电容C3后连接第四PMOS管MP4的源极和电流减法电路的第一输出端；第四NMOS管MN4的栅极和漏极接地GND。在瞬态响应过程中第四NMOS管MN4、第四PMOS管MP4和第三电容C3可以将环路断开，经过LDO的反馈调节使输出恢复正常，使电流减法电路不对整体电路造成影响。
[0039] 当负载电流迅速减小，可能使LDO输出电压增大，反馈电压Vfb增大，第十一NMOS管MN11漏极电压减小，第一NMOS管MN1和第二NMOS管MN2漏极电压迅速上升，第一电容C1和第二电容C2会将PMOS功率管MP和NMOS功率管MN的栅端电压上拉，使输出电压降低，电路恢复正常。另一个环路中摆率增强电路迅速使第五NMOS管MN5和第六NMOS管MN6栅极电压以更大幅度降低，漏极电压升高，电路通过第四PMOS管MP4将PMOS功率管MP栅极上拉，
加速瞬态响应过程。
[0040] 当负载电流迅速增大，可能使LDO输出电压减小，反馈电压Vfb减小，第十一NMOS管MN11漏极电压增大，第一NMOS管MN1和第二NMOS管MN2漏极电压迅速下降，第一电容C1和第二电容C2会将PMOS功率管MP和NMOS功率管MN的栅端电压下拉，使输出电压上升，电路恢复正常。而另一个环路中摆率增强电路迅速使第五NMOS管MN5和第六NMOS管MN6栅极电压以更大幅度升高，漏极电压降低，第四PMOS管MP4的源极和漏极都降低到PMOS功率管MP栅极电压以下，使第四PMOS管MP4截止，电路断开，使电流减法电路不影响整体环路状态。
[0041] 综上所述，本发明利用CLASS-AB输出级的误差放大器同时驱动NMOS功率管MN和PMOS功率管MP形成推挽输出级的LDO，增强了对输出电压的控制调节能力，使输出更稳定；通过第三NMOS管MN3、第三PMOS管MP3和第一电容C1、第二电容C2构成传输门使系统的瞬态响应更迅速；利用电流减法电路降低了LDO电路的功耗，一些实施例中通过摆率增强电路使整体电路的瞬态响应更快；本发明提出的LDO在不同的工作状态下，LDO输出级的NMOS功率管和PMOS功率管导通情况不同，二者最多只有一个导通，空载时二者全部关断，使得输出及静态功耗非常低。
