本発明は、貫通電流制御のためのインバータチェーン回路に係り、より詳細には、貫通電流の問題を最小化して、システムの効率を向上させる貫通電流制御のためのインバータチェーン回路に関する。

一般的な電力増幅器の場合、電源電圧が常に固定されていなければならない。しかし、最近開発されたポラール(Polar)送信端は、電源電圧のサイズを交流入力信号RF_INの包絡線信号と同一にすることによって、電力増幅器での消費電力を最小化する。そのためには、電源電圧が交流入力信号RF_INの包絡線信号と同じサイズに変化しなければならない。

図1は、一般的なポラール送信端のためのサプライモジュレータの構成図である。サプライモジュレータ(Supply Modulator)は、固定された電圧を出力するバッテリと連結され、バッテリから出力される電圧V_バッテリを交流入力信号RF_INの包絡線電圧に変換させる役割を果たす。

図2は、図1に示されたサプライモジュレータの入出力信号を詳しく説明する図面である。ポラール送信端のためには、信号分離器(Signal splitter)が必要である。信号分離器は、交流入力信号RF_INから包絡線信号R(t)、及び位相情報を含んだ高周波信号θ(t)をそれぞれ生成する。この際、高周波信号θ(t)は、電力増幅器(Power Amplifier)の入力として使われ、包絡線信号R(t)は、サプライモジュレータの入力として使われる。

図3は、図2に示されたサプライモジュレータを詳しく説明する図面である。包絡線信号は、クラス(Class)AB回路に入力され、クラスABの出力信号は、バッファ(Buffer)を経て比較器(Comparator)に入力される。そして、比較器の出力は、クラスDチェーン(Class−D Chain)を駆動するためのドライバ(Driver)の入力として使われる。サプライモジュレータの動作原理は、既に公知にされているため、詳細な説明は省略し、クラスDチェーンの動作について説明する。

図4は、一般的なクラスDチェーンを示す回路図である。クラスDチェーンは、名称そのまま複数のクラスD(インバータ)がカスケード(Cascade)に連結された構造であって、アナログ観点でのインバータチェーンを意味する。

図4は、合計4個のクラスD(D1、D2、D3、D4)がカスケード連結された例であって、その個数は設計者の目的によって変わりうる。V_INは、ドライバから出力されるクラスDチェーンの入力電圧を表し、V_OUT,D4は、クラスDチェーンの最終端であるD4の出力電圧を表わす。

このように、複数のクラスDをカスケード連結してチェーンとして使うことは、V_INを順次に増幅させて最終出力電力を高めるためのものであって、クラスDの最終端D4の出力と連結される負荷(Load)のインピーダンスが非常に低いか、最終端D4の出力が高くなければならない場合に使われる。したがって、ドライバの出力電力とクラスDチェーンの出力電力との差が大きいほど、クラスDチェーンを構成するクラスDの個数は増加する。

図5は、図4による従来によるクラスDチェーンの問題点を説明する図面である。図5のV_IN,D4は、図4に示された最終端D4の入力電圧波形を表わす。クラスDの入力波形は、理想的には矩形波にならなければならないが、現実的には、図5のように一定の傾き(立上りエッジ、立下りエッジ)を有する矩形波で形成される。

このように、クラスDに印加される入力波形が一定の傾きを有して上昇または下降すれば、クラスDを形成しているPMOSとNMOSとが同時にターンオンになる区間(灰色の陰影部分)が発生する。その理由は、次を参照する。

図4のD4を構成する2つのトランジスタのうち、上部のPMOSは、そのスレショルド電圧V_P,TH以下の信号入力時にターンオンになり、下部のNMOSは、そのスレショルド電圧V_N,TH以上の信号入力時にターンオンになる。したがって、入力信号がV_N,TH以上及びV_P,TH以下である区間では、2つのトランジスタがいずれもターンオンになる。

このように、PMOSとNMOSとが同時にターンオンになれば、電源電圧であるV_バッテリからPMOS及びNMOSを順に経て接地(GND)に流れる電流、すなわち、貫通電流(Shoot−Through Current)が発生する。貫通電流は、電力増幅器に供給される電流ではなく、クラスDでの消費電流であるために、全体システムの効率を低下させる要因となる。特に、最終端である図4のD4では、前端に比べて、PMOS及びNMOSのサイズが相対的に大きいために、貫通電流による消費電力も、最も大きく形成される。もちろん、前端であるD1、D2、D3も、貫通電流が存在する。図4で、D1、D2、D3、及びD4に流れる貫通電流は、I_S,D1、I_S,D2、I_S,D3及びI_S,D4で表わしている。

以上のようなポラール送信端の場合は、全体システムの電力変換効率を高めるために提案された構造である。実際にポラール送信端を使う場合、電力増幅器での電力変換効率は改善させることができるが、前記のように記述したサプライモジュレータでの電力漏れによって、実際に全体システム次元での電力変換効率改善は、微小なレベルである。

本発明の背景となる技術は、特許文献1に開示されている。

韓国公開特許第10−2001−0015460号公報

本発明は、貫通電流の問題を最小化して、電力増幅器の効率を向上させる貫通電流制御のためのインバータチェーン回路を提供するところにその目的がある。

本発明は、入力ポートから分岐された入力信号が個別印加され、N型とP型とのトランジスタで構成されたインバータが複数の端で形成されたそれぞれの第1及び第2インバータチェーンと、前記第1インバータチェーンの出力信号がゲートに印加され、第1端が第1電源に連結され、第2端が出力ポートに連結されたP型の第1トランジスタと、前記第2インバータチェーンの出力信号がゲートに印加され、第1端が前記第1電源よりも低い第2電源に連結され、第2端が前記出力ポートに連結されたN型の第2トランジスタと、を含み、前記第1及び第2インバータチェーンは、N型トランジスタに対するP型トランジスタのサイズ比が既定の基準値よりも大きな第1グループのインバータ、及び前記サイズ比が基準値よりも小さな第2グループのインバータを含むM(Mは、2以上の整数)個のインバータが互いに交番される形態でカスケード連結されるが、前記第1インバータチェーンの最後端インバータは、前記第1グループのインバータ、前記第2インバータチェーンの最後端インバータは、前記第2グループのインバータで構成された貫通電流制御のためのインバータチェーン回路を提供する。

ここで、前記入力ポートと2つのインバータチェーンとの間に配され、前記入力信号を増幅して、前記第1及び第2インバータチェーンに個別印加する基準インバータをさらに含み、前記基準インバータは、前記基準値のサイズ比を有するN型とP型とのトランジスタで構成することができる。

また、本発明は、入力ポートから提供された入力信号を増幅出力し、N型トランジスタに対するP型トランジスタのサイズ比が既定の基準値を有するように構成された基準インバータが複数の端で形成されたインバータチェーンと、前記インバータチェーンの出力信号が印加され、N型トランジスタに対するP型トランジスタのサイズ比が前記基準値よりも大きな第1インバータと、前記インバータチェーンの出力信号が印加され、N型トランジスタに対するP型トランジスタのサイズ比が前記基準値よりも小さな第2インバータと、前記第1インバータの出力信号がゲートに印加され、第1端が第1電源に連結され、第2端が出力ポートに連結されたP型の第1トランジスタと、前記第2インバータの出力信号がゲートに印加され、第1端が前記第1電源よりも低い第2電源に連結され、第2端が前記出力ポートに連結されたN型の第2トランジスタと、を含む貫通電流制御のためのインバータチェーン回路を提供する。

ここで、前記第1トランジスタのゲートに印加される信号は、0.5よりも大きなデューティーを有し、前記第2トランジスタのゲートに印加される信号は、0.5よりも小さなデューティーを有しうる。

また、前記第1及び第2トランジスタは、前記基準値のサイズ比を有しうる。

そして、本発明は、入力ポートから提供された入力信号を増幅出力し、N型トランジスタに対するP型トランジスタのサイズ比が既定の基準値を有するように構成された基準インバータが複数の端で形成されたインバータチェーン端と、前記入力信号を増幅出力し、前記基準インバータが一端で形成されたインバータ端と、前記インバータチェーン端の出力信号がゲートに印加され、第1端が第1電源に連結され、第2端が出力ポートに連結されたP型の第1トランジスタと、前記インバータ端の出力信号がゲートに印加され、第1端が前記第1電源よりも低い第2電源に連結され、第2端が前記出力ポートに連結されたN型の第2トランジスタと、を含む貫通電流制御のためのインバータチェーン回路を提供する。

また、本発明は、入力ポートから提供された入力信号を増幅出力し、N型トランジスタに対するP型トランジスタのサイズ比が既定の基準値を有するように構成された基準インバータと、前記基準インバータの出力信号が印加され、N型とP型とのトランジスタで構成されたインバータが複数の端で形成されたインバータチェーンと、前記インバータチェーンの出力信号がゲートに印加され、第1端が第1電源に連結され、第2端が出力ポートに連結されたP型の第1トランジスタと、前記基準インバータの出力信号がゲートに印加され、第1端が前記第1電源よりも低い第2電源に連結され、第2端が前記出力ポートに連結されたN型の第2トランジスタと、を含み、前記インバータチェーンは、N型トランジスタに対するP型トランジスタのサイズ比が既定の基準値よりも大きな第1グループのインバータ、及び前記サイズ比が基準値よりも小さな第2グループのインバータを含むM(Mは、2以上の整数)個のインバータが互いに交番される形態でカスケード連結されるが、前記インバータチェーンの最後端インバータは、前記第1グループのインバータで構成された貫通電流制御のためのインバータチェーン回路を提供する。

ここで、前記第1トランジスタのゲートに印加される信号は、0.5よりも大きなデューティーを有しうる。

また、前記第1及び第2トランジスタは、前記基準値のサイズ比を有しうる。

本発明による貫通電流制御のためのインバータチェーン回路によれば、貫通電流を減らして、電力増幅器の効率を高め、さらに全体システムの効率を高めうる。

一般的なポラール送信端のためのサプライモジュレータの構成図である。

図1に示されたサプライモジュレータの入出力信号を詳しく説明する図面である。

図2に示されたサプライモジュレータを詳しく説明する図面である。

一般的なクラスDチェーンを示す回路図である。

図4による従来によるクラスDチェーンの問題点を説明する図面である。

本発明の第1実施形態に係るインバータチェーン回路の構成図である。

図6のインバータチェーンの構成による2つのトランジスタの入力信号を示す図面である。

図6の第1トランジスタ側インバータチェーンの動作グラフの例である。

本発明の第2実施形態に係るインバータチェーン回路の構成図である。

本発明の第3実施形態に係るインバータチェーン回路の構成図である。

本発明の第4実施形態に係るインバータチェーン回路の構成図である。

本発明の第5実施形態に係るインバータチェーン回路の構成図である。

以下、添付した図面を参考にして本発明の実施形態について当業者が容易に実施できるように詳しく説明する。

以下、貫通電流を最小化することができるインバータチェーン回路に関して詳しく説明する。本発明の実施形態で、インバータチェーンとは、クラスDチェーンを意味するものであり、説明の便宜上、インバータチェーンと名付ける。本実施形態の場合、インバータチェーンを構成しているPMOS及びNMOSの入力信号を互いに分離することによって、PMOS及びNMOSが同時にターンオンになる区間を最小化し、これを通じて貫通電流を最小化する。

本実施形態で、トランジスタの種類は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)を例示する。もちろん、前記のトランジスタの種類は、単に1つの実施形態に過ぎないものであって、BJT(Bipolar Junction Transistor)などの他のトランジスタに対しても適用可能である。

図6は、本発明の第1実施形態に係るインバータチェーン回路の構成図である。図6は、従来の図4の回路と異なって、インバータD1は、DP1とDN1とに分離される。D2及びD3も、DP2とDN2、DP3とDN3とに分離される。最終的に、インバータDP3は、PMOSトランジスタであるMPを駆動させ、インバータDN3は、NMOSトランジスタであるMNを駆動させる。結果的に、図6は、MPとMNとの入力波形を互いに異ならせて独立して形成しうる。

このような図6の構成をより詳しく説明すれば、次の通りである。本発明の第1実施形態によるインバータチェーン回路100は、第1インバータチェーンC1、第2インバータチェーンC2、P型の第1トランジスタMP、N型の第2トランジスタMNを含む。

ここで、第1インバータチェーンC1と第2インバータチェーンC2には、入力ポートV_INから分岐された入力信号がそれぞれ印加され、それぞれの入力信号を個別増幅して、第1トランジスタMP及び第2トランジスタMNにそれぞれ提供する。インバータチェーンは、複数のインバータで構成され、インバータチェーンに入力された信号は、各端のインバータを経て次第に増幅されて出力される。

第1及び第2インバータチェーンC1、C2は、複数のインバータがカスケード連結された形態である。第1インバータチェーンC1は、DP1、DP2、DP3を含んだ3端で形成され、第2インバータチェーンC2も、DN1、DN2、DN3を含んだ3端で形成されている。ここで、各インバータの構成は、N型とP型とのトランジスタ(NMOS、PMOS)で構成された一般的なインバータ構成であるため、詳細な説明は省略する。

そして、PMOSである第1トランジスタMPは、第1インバータチェーンC1の出力信号がゲートに印加され、第1端が第1電源V_バッテリに連結され、第2端が出力ポートV_OUT,D4に連結されている。NMOSである第2トレジストMNは、第2インバータチェーンC2の出力信号がゲートに印加され、第1端が前記第1電源V_バッテリよりも低い第2電源(GND)に連結され、第2端が前記出力ポートV_OUT,D4に連結されている。

第1実施形態では、インバータに含まれたN型とP型トランジスタのサイズ比をインバータ端別に異なるように構成して、第1及び第2トランジスタMP、MNの同時ターンオンを防止し、それによる貫通電流の問題を最小化する。もし、2つのトランジスタMP、MNが同時にターンオンになれば、V_バッテリ(VDD)から第1トランジスタMP及び第2トランジスタMNを順に経て接地(GND)に電流が流れ、その電流を貫通電流と言う。これに関する詳細な説明は、前記図5の説明を参照されたい。

図6で、インバータに付された1は、第1グループのインバータ、2は、第2グループのインバータを意味する。第1グループのインバータ1は、N型トランジスタに対するP型トランジスタのサイズ比が既定の基準値よりも大きなインバータを表わす。このような場合、P型トランジスタの強度が、N型トランジスタの強度よりも大きくなる。

逆に、第2グループのインバータ2は、N型トランジスタに対するP型トランジスタのサイズ比が基準値よりも小さなインバータを表わし、このような場合、N型トランジスタの強度が、P型トランジスタの強度よりも大きくなる。

ここで、前記サイズ比が基準値であるということは、N型トランジスタとP型トランジスタとの性能(特性)を同一にするサイズ(大きさ)比を表わす。通常、P型トランジスタ:N型トランジスタのサイズ比を2.5:1にすれば、2つのトランジスタの性能(特性)が同一になり、これに関しては後述する。

簡単な例として、インバータの構成時に、P型トランジスタ:N型トランジスタのサイズ比を4:1にする場合、前記基準値に対応する2.5:1である時よりも相対的にP型トランジスタのサイズが大きくなるものであって、これは、第1グループであると言える。また、P型トランジスタ:N型トランジスタのサイズ比を1:1にする場合、前記基準値に対応する2.5:1である時よりも相対的にP型トランジスタのサイズが小さくなるものであって、これは、第2グループのインバータであると言える。

再び図6を参照すると、第1及び第2インバータチェーンC1、C2は、それぞれ第1グループのインバータ1及び第2グループのインバータ2を含むM(Mは、2以上の整数)個のインバータが互いに交番される形態で連結された形態を有する。図6は、M=3である例である。

ここで、Mの個数とは関係なく、第1インバータチェーンC1の最後端インバータは、P型の強度がN型よりも大きな第1グループのインバータ1で構成すれば良い。例えば、M=2である場合は、第1インバータチェーンに2つの端のインバータが存在し、最初の端のインバータは、第2グループで、二番目の端のインバータは、第1グループのインバータで構成すれば良い。これと類似した原理で、第2インバータチェーンC2も、Mの個数とは関係なく、最後端インバータを第2グループのインバータ2で構成すれば良い。

トランジスタの強度は、チャネル抵抗と関連した要素であり、チャネル抵抗は、トランジスタサイズによって決定される。トランジスタのサイズが大きくなれば、チャネル抵抗は減少し、トランジスタの強度(性能)が高くなる。

ところが、一般的に、PMOSは、NMOSに比べてmobilityが低いために、PMOSとNMOSとが同じチャネル抵抗(性能)を有するためには、PMOSのサイズがNMOSよりも約2.5倍大きくならなければならない。以下、図6に示されたPMOSの第1トランジスタMP及びNMOSの第2トランジスタMNのサイズ比は、2.5:1であると仮定する。すなわち、第1及び第2トランジスタは、相互前記基準値のサイズ比を有し、したがって、その強度は同一であると仮定する。

これと対比して、前述した例でのように、P型の強度がN型よりも大きな第1グループのインバータ1の場合、これを構成するP型トランジスタ:N型トランジスタのサイズ比を4:1と仮定し、P型の強度がN型よりも小さな第2グループのインバータ2の場合、これを構成するP型トランジスタ:N型トランジスタのサイズ比は、1:1と仮定する。もちろん、トランジスタのサイズ比が1:1であるとしても、実質的なPMOSとNMOSとの間のmobility差によって、P型の強度は、N型に比べて小さくなるといことは自明である。

以下、前記の内容に基づいて貫通電流が最小化される過程を説明する。図7は、図6のインバータチェーンの構成による第1及び第2トランジスタの入力信号を示す。

図7で、V_IN,MPは、第1トランジスタMPの入力信号、V_IN,MNは、第2トランジスタMNの入力信号である。また、V_P,THは、第1トランジスタMPのスレショルド電圧、V_N,THは、第2トランジスタMNのスレショルド電圧を表わす。参考までに、第1トランジスタMPは、V_P,TH以下の入力信号が入力されれば、ターンオンになり、第2トランジスタMNは、V_N,TH以上の入力信号が入力されれば、ターンオンになる。

結論から説明すれば、本実施形態の場合、図7のように2つのトランジスタMP、MNに入力される入力信号をV_IN,MPとV_IN,MNとで個別形成し、そのデューティーも、異なるように形成して、2つのトランジスタの同時ターンオンを防止する。その原理は、次の通りである。

2つのトランジスタMP、MNの同時ターンオンを回避するためには、第1トランジスタMPのゲートに印加される入力波形は、デューティーが0.5よりも大きくなければならず、第2トランジスタMNのゲートに印加される入力波形は、デューティーが0.5よりも小さくなければならない。そのデューティー差は、図7を通じて確認することができる。

図7の下端に表示されたように、第1トランジスタMPがターンオンになる区間と、第2トランジスタMNがターンオンになる区間は、互いに重複されず、2つのトランジスタのターンオンになる区間に時間差が存在するということが分かる。t1時点には、第1トランジスタMPにV_P,TH以上の入力信号が印加されながら、MPはターンオフになり、t2時点には、第2トランジスタMNにV_N,TH以上の入力信号が印加されながら、MNはターンオンになる。すなわち、MPが先にターンオフになった後、MNがターンオンになる。

再び、t3時点に至れば、第2トランジスタMNにV_N,TH以下の入力信号が印加されながら、MNはターンオフになり、t4時点では、第1トランジスタMPにV_P,TH以下の入力信号が印加されながら、MPはターンオンになる。すなわち、MNが先にターンオフになった後、MPがターンオンになる。

このように各トランジスタに入力される信号に対するデューティーが調節された理由は、各トランジスタの前端に配されたインバータチェーンの構成と関係される。図6で、第1トランジスタMPの入力波形のデューティーを0.5以上になるようにするためには、それを駆動するDP1、DP2、DP3を構成しているNMOS及びPMOSのサイズを調整することができる。DP3の場合、PMOSの強度をNMOSよりも大きく調節し、DP2の場合、NMOSの強度をPMOSよりも大きく調節し、DP1の場合、PMOSの強度をNMOSよりも大きく調節すれば、デューティーが0.5以上になる。この際、強度を強くするということは、トランジスタのサイズ(大きさ)をさらに増加させてチャネル抵抗成分を小さくするという意味である。

逆に、第2トランジスタMNの入力波形のデューティーを0.5以下になるようにするためには、それを駆動するDN1、DN2、DN3を構成しているNMOS及びPMOSのサイズを調整することができる。DN3の場合、NMOSの強度をPMOSよりも大きく調節し、DN2の場合、PMOSの強度をNMOSよりも大きく調節し、DN1の場合、NMOSの強度をPMOSよりも大きく調節すれば、デューティーが0.5以下になる。

図8は、図6の第1トランジスタ側インバータチェーンの動作グラフの例である。(a)は、DP1に印加される入力信号V_IN、(b)は、DP1から出力されてDP2に印加される信号DP1_OUT、(c)は、DP2から出力されてDP3に印加される信号DP2_OUT、(d)は、DP3から出力されて第1トランジスタMPに印加される信号DP3_OUTを表す。

この際、前述のように、DP1及びDP3は、第1グループのインバータとしてP型とN型トランジスタのサイズ比は、4:1であり、DP2は、第2グループのインバータとしてサイズ比は、1:1であるとする。図8から、それぞれのインバータを通過するほど、信号のデューティーが大きくなることを確認することができる。

ここで、もし、3個のインバータDP1〜3いずれも第1グループのインバータで構成された場合、最終出力信号のデューティーは、元の(a)のような形態に復帰されるので、意味がなくなる。したがって、デューティーを調節するためには、本実施形態のように、第1グループ及び第2グループが交互に交番する形態でインバータチェーンを構成しなければならない。もちろん、インバータチェーンを構成するインバータ端数が増えるほど、デューティー差がさらに開かれ、インバータ端数が2個である場合は、3個である場合よりもデューティー差が少ない。すなわち、このような原理は、3端ではない2端または3端以上の構成でも適用が可能である。

図9は、本発明の第2実施形態に係るインバータチェーン回路の構成図である。このような第2実施形態によるインバータチェーン回路200は、インバータチェーン端C1、インバータ端DN1、P型の第1トランジスタMP、N型の第2トランジスタMNを含む。

図9は、図6の第1実施形態とは異なって、MPには、3端のインバータが連結され、MNには、1端のインバータが連結されている。これらインバータは、いずれも内部のNMOSとPMOSとが同一性能(特性)を有する基準インバータである。そして、MPとMNも、相互基準値のサイズ比を有するように構成されて同一性能を有する。

まず、インバータチェーン端C1は、N型トランジスタに対するP型トランジスタのサイズ比が既定の基準値を有するように構成された基準インバータDN1、DN2、DN3が複数の端で形成されている。インバータ端は、一端の基準インバータDN1として具現される。ここで、基準インバータは、PMOSとNMOSとのサイズ比を約2.5:1にして具現することができる。

インバータチェーンC1とインバータ端DN1は、入力ポートV_INから分岐された入力信号がそれぞれ印加され、それぞれの入力信号を個別増幅して、第1トランジスタMP及び第2トランジスタMNに個別提供する。

PMOSである第1トランジスタMPは、前記インバータチェーン端C1の出力信号がゲートに印加され、第1端が第1電源V_バッテリに連結され、第2端が出力ポートV_OUT,D4に連結されている。NMOSである第2トランジスタMNは、前記インバータ端DN1の出力信号がゲートに印加され、第1端が前記第1電源V_バッテリよりも低い第2電源(GND)に連結され、第2端が前記出力ポートV_OUT,D4に連結されている。

以下、第2実施形態に係る構成の動作を説明する。一般的に、PMOSは、NMOSに比べてmobilityが低いために、2つのトランジスタが同一性能を有するためには、PMOSとNMOSとのサイズ比を約2.5:1にせねばならないということを前述した。この場合、PMOSの入力インピーダンスは、NMOSの入力インピーダンスに比べて減少する。このような原理が、図9の第1及び第2トランジスタMP、MNにも同様に適用されるとすれば、MPの入力インピーダンスは、MNの入力インピーダンスに比べて小さな値を有するので、MPを駆動するための電力は、MNを駆動するための電力に比べて、大きな値を有さなければならない。

したがって、MPが正常に駆動されるために、DP1、DP2、DP3が必要であれば、MNが正常に駆動されるためには、DN1のみ存在してもMPと同じレベルに駆動が可能となる。このような図9の場合は、図6の第1実施形態と異なり、DN2とDN3とが除去されるので、DN2及びDN3で発生した貫通電流であるI_S,DN2とI_S,DN3とが除去される。したがって、全体システムの側面から見る時、消費電力が減少し、回路がより簡素化され、回路の面積も減少するという利点がある。

図10は、本発明の第3実施形態に係るインバータチェーン回路の構成図である。このような第3実施形態に係るインバータチェーン回路300は、基準インバータD1、第1インバータチェーンC1、第2インバータチェーンC2、P型の第1トランジスタMP、N型の第2トランジスタMNを含む。

図10は、図6の変形例であって、それぞれのインバータチェーンC1、C2は、図6のような3端ではない2端のインバータで構成されており、残りの1端の代わりに、基準インバータD1が配されている。基準インバータの意味は、前述したように、PMOSとNMOSとのサイズ比を約2.5:1にして具現することができる。第1及び第2トランジスタMP、MNのサイズ比も、前記第1実施形態のように、2.5:1であって、2つのトランジスタの強度は同一であると仮定する。

このような図10の基準インバータD1は、入力ポートV_INと2つのインバータチェーンC1、C2との間に配され、入力信号を増幅して、前記第1及び第2インバータチェーンC1、C2に個別印加する。このような第3実施形態は、入力端の変形以外には、第1実施形態と同一である。

このように、図10は、図6と比べる時、最初の端を2つの部分に区分せず、1つのインバータとして具現したものであって、このようにする場合、図7に比べて、全体回路図が簡略になる利点がある。この際、第1及び第2トランジスタMP、MNの間に貫通電流を防止する入力波形の生成は、前記第1実施形態のように、それぞれのインバータDP2、DP3、DN2、DN3を構成しているNMOS及びPMOSのサイズ比を調節して具現可能である。

図11は、本発明の第4実施形態に係るインバータチェーン回路の構成図である。このような第4実施形態に係るインバータチェーン回路400は、第1及び第2基準インバータD1、D2、第1及び第2インバータDP3、DN3、P型の第1トランジスタMP、N型の第2トランジスタMNを含む。

第1及び第2基準インバータD1、D2は、入力ポートV_INから提供された入力信号を増幅出力し、互いにカスケード連結されてインバータチェーンを形成する。ここで、基準インバータの個数は、2個またはそれ以上になりうる。

第1インバータDP3は、前記インバータチェーンの出力信号、すなわち、第2基準インバータD2の出力信号が印加される。第1インバータDP3は、N型トランジスタに対するP型トランジスタのサイズ比が基準値よりも大きな第1グループのインバータ1であって、P型の強度がN型よりも大きな形態を有する。これは、P型トランジスタとN型トランジスタとのサイズ比を4:1にして具現することができる。

第2インバータDN3も、第2基準インバータD2の出力信号が印加される。このような第2インバータDN3は、N型トランジスタに対するP型トランジスタのサイズ比が前記基準値よりも小さな第2グループのインバータ2であって、N型の強度がP型よりも大きな形態を有する。これは、P型トランジスタとN型トランジスタとのサイズ比を1:1にして具現することができる。

PMOSである第1トランジスタMPは、前記第1インバータDP3の出力信号がゲートに印加され、第1端が第1電源V_バッテリに連結され、第2端が出力ポートV_OUT,D4に連結されている。NMOSである第2トランジスタMNは、前記第2インバータDN3の出力信号がゲートに印加され、第1端が前記第1電源V_バッテリよりも低い第2電源(GND)に連結され、第2端が前記出力ポートV_OUT,D4に連結されている。第1及び第2トランジスタMP、MNのサイズ比は、2.5:1である。すなわち、第1及び第2トランジスタMP、MNは、前記基準値のサイズ比を有し、2つのトランジスタの強度は同一であると仮定する。

2つのインバータDP3、DM3の構成によれば、第1トランジスタMPのゲートに印加される信号は、0.5よりも大きなデューティーで、第2トランジスタMNのゲートに印加される信号は、0.5よりも小さなデューティーで駆動させることができる。これにより、図7と類似した効果が得られる。但し、2つのトランジスタにそれぞれ入力される波形間のデューティー差は、図7よりも狭くなる。すなわち、t1とt2との間の間隔、t3とt4との間の間隔は、図7よりも狭くなる。

以上のような第4実施形態は、図10の第3実施形態を変形した実施形態であって、第1及び第2トランジスタMP、MNの入力波形を異なるように形成するために、分けたインバータチェーンをDP3及びDN3のみで限定した場合である。この場合は、図6及び図10による実施形態とは異なって、D1及びD2の駆動端は、MP及びMNが共同として使うようになり、DP3及びDN3は、MN及びMPの入力波形を異ならせるための個別駆動端として使われる。

図11は、前記図6及び図10の場合と比べて時、回路がさらに簡素になる長所がある。もちろん、MP及びMNの入力波形を異なるようにする容易性の側面から見る場合、図11よりは図10が、図10よりは図6が優れている。

図12は、本発明の第5実施形態に係るインバータチェーン回路の構成図である。このような図12は、図9と図11とを変形したさらに他の実施形態を示す。このような第5実施形態に係るインバータチェーン回路500は、基準インバータD1、インバータチェーンC1、第1トランジスタMP、第2トランジスタMNを含む。

基準インバータD1は、入力ポートV_INから提供された入力信号を増幅出力し、同じ強度を有するN型とP型とのトランジスタで構成される。すなわち、基準インバータD1は、前記のように、N型トランジスタに対するP型トランジスタのサイズ比が基準値を有するように構成される。このために、D1を構成するPMOSとNMOSとのサイズ比を2.5:1で具現する。

そして、インバータチェーンC1は、前記基準インバータD1の出力信号が印加され、N型とP型とのトランジスタで構成されたインバータDP1、DP2が複数の端でカスケード連結されている。

PMOSである第1トランジスタMPは、前記インバータチェーンC1の出力信号がゲートに印加され、第1端が第1電源V_バッテリに連結され、第2端が出力ポートV_OUT,D4に連結されている。NMOSである第2トランジスタMNは、前記基準インバータの出力信号がゲートに印加され、第1端が前記第1電源V_バッテリよりも低い第2電源(GND)に連結され、第2端が前記出力ポートに連結されている。この第1及び第2トランジスタMP、MNのサイズ比は、2.5:1であって、2つのトランジスタの強度は同一であると仮定する。

ここで、前記の他の実施形態のように、インバータチェーンC1の最後端インバータDP2は、第1グループのインバータ1で構成され、インバータチェーンC1を構成するインバータは、第1グループと第2グループとのインバータが互いに交番される形態でカスケード連結される。これにより、前記第1トランジスタMPのゲートに印加される信号は、0.5よりも大きなデューティーを有する。もちろん、第2トランジスタMNのゲートに印加される信号は、初期入力信号のデューティー(0.5)をそのまま保持する。このような方法で、2つのトランジスタMP、MNに印加される入力信号のデューティーを異なるように設定することによって、2つのトランジスタMP、MNの同時ターンオンを防止することができる。

このような図12の構成の場合、図9でのように、MNの入力インピーダンスは、MPに比べて高く形成されるので、MNがMPに比べてさらに容易に駆動されるという利点がある。したがって、図12では、基準インバータD1から直接に駆動信号を入力され、入力インピーダンスが相対的に低いMPは、DP2及びDP3を経ながら、追加的な電力増幅を行った後で駆動される。この際、MP及びMNの同時ターンオンによる貫通電流の発生を阻むためには、主にMPの入力波形を調節しなければならず、その原理は、前記第1実施形態の場合を参照する。

以上のような本発明の実施形態によれば、電力増幅器に電源を供給する装置であるサプライモジュレータを構成しているインバータチェーン(クラスDチェーン)の内部のNMOS及びPMOSに印加される電圧信号を互いに異ならせうる。これにより、NMOSとPMOSとの同時ターンオンを防止し、貫通電流の問題を最小化して、電力増幅器の効率を向上させ、システム全体の消費電力を最小化することができる。

本発明は、図面に示された実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。

本発明は、貫通電流制御のためのインバータチェーン回路に利用されうる。