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具有沟槽型栅极的 半导体器件及其制造方法

阅读：1037发布：2020-06-17

专利汇可以提供具有沟槽型栅极的半导体器件及其制造方法专利检索，专利查询，专利分析的服务。并且本发明提供了一种具有沟槽型栅极的半导体器件及其制造方法，在形成图案化的光刻胶层之后，先对部分厚度或全部厚度的介质层进行离子注入，以在介质层中形成介质损伤层，然后湿法刻蚀具有介质损伤层的介质层并进一步湿法刻蚀或干法刻蚀下方的掺杂区和部分厚度的体区，以形成接触孔，在湿法刻蚀具有介质损伤层的介质层过程中，由于介质损伤层和其周围的介质层具有较高的刻蚀选择比，因此能够降低工艺难度，并可以减少横向刻蚀，进而能够改善最终制作的接触孔的形貌，以保证形成的接触孔底部和沟槽型栅极之间的距离，进而提高最终制得的沟槽型半导体器件性能。，下面是具有沟槽型栅极的半导体器件及其制造方法专利的具体信息内容。

权利要求

1.一种具有沟槽型栅极的半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底中形成有沟槽型栅极，所述沟槽型栅极周围的衬底中形成有掺杂区和体区；
在所述半导体衬底上依次覆盖介质层以及光刻胶层，并进一步图案化所述光刻胶层，以定义出待形成接触孔的区域；
以所述图案化后的光刻胶层为掩膜，对所述区域中的介质层进行离子注入，以在所述介质层中形成介质损伤层；
以所述图案化光刻胶层为掩膜，刻蚀具有所述介质损伤层的所述介质层、所述掺杂区以及所述掺杂区下方部分厚度的所述体区，以形成接触孔，其中采用湿法刻蚀工艺刻蚀具有所述介质损伤层的所述介质层。
2.如权利要求1所述的制造方法，其特征在于，所述介质层中含有用于提供所述弱键的掺杂离子，且所述掺杂离子包括与所述体区中掺杂的离子相同且在所述介质层中的质量占比为1％～3％的离子，以及与所述掺杂区中掺杂的离子相同且在所述介质层中的质量占比为1％～6％的离子。
3.如权利要求1所述的制造方法，其特征在于，在所述介质层上覆盖光刻胶层之前，先在所述介质层上覆盖所述促进粘结层；在图案化所述光刻胶层之后且在对所述区域中的介质层进行离子注入之前，先去除图案化后的光刻胶层所暴露出的所述促进粘结层。
4.如权利要求3所述的制造方法，其特征在于，通过喷溅六甲基二硅胺的方法在所述介质层上覆盖所述促进粘结层，且喷溅所述六甲基二硅胺的工艺温度控制在85℃～150℃，时间为20s～60s；形成的所述促进粘结层的厚度为六甲基二硅胺对应的n个分子层厚度，其中，n为个位数。
5.如权利要求1所述的制造方法，其特征在于，采用惰性气体离子对所述介质层进行离子注入，以在部分厚度或全部厚度的所述介质层中形成所述介质损伤层。
6.如权利要求1所述的制造方法，其特征在于，在刻蚀形成所述接触孔之后，对所述接触孔进行退火处理，所述退火处理的温度控制在900℃～1100℃。
7.如权利要求1所述的制造方法，其特征在于，先湿法刻蚀具有所述介质损伤层的介质层至暴露出所述掺杂区的表面，后干法刻蚀暴露出的掺杂区以及所述掺杂区下方的部分厚度的体区，以形成所述接触孔；或者，湿法刻蚀具有所述介质损伤层的所述介质层、所述掺杂区以及所述掺杂区下方部分厚度的所述体区，以形成所述接触孔。
8.如权利要求1所述的制造方法，其特征在于，还包括：在形成所述接触孔后，对所述接触孔的底部进行离子注入，以在所述接触孔底部形成与所述掺杂区导电类型相反的反型重掺杂区。
9.如权利要求1所述的制造方法，其特征在于，在形成接触孔之后，还包括：
去除所述光刻胶层；
形成接触插塞于所述接触孔中；
依次形成金属电极层和钝化层，所述金属电极层覆盖于所述接触插塞上，所述钝化层覆盖于所述金属电极层上。
10.一种具有沟槽型栅极的半导体器件，其特征在于，采用如权利要求1～9中任一项所述的具有沟槽型栅极的半导体器件的制造方法制造制得，所述具有沟槽型栅极的半导体器件包括：
半导体衬底，所述半导体衬底中形成有沟槽型栅极，所述沟槽型栅极周围的衬底中形成有掺杂区和体区，所述半导体衬底中还形成有下部接触孔，所述下部接触孔贯穿所述掺杂区且底部位于所述掺杂区下方的部分厚度的所述体区中；
介质层，形成于所述半导体衬底上，并将所述沟槽型栅极掩埋在内，所述介质层中形成有上部接触孔，所述上部接触孔与所述下部接触孔连通并组合为一个完整的接触孔；
接触插塞，填充于所述接触孔中。

说明书全文

具有沟槽型栅极的半导体器件及其制造方法

技术领域

[0001] 本发明涉及半导体制造技术领域，特别涉及一种具有沟槽型栅极的半导体器件及其制造方法。

背景技术

[0002] 目前，IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)以及VDMOS(Vertical Double-diffused MOSFET，垂直沟道双扩散型金属氧化物晶体管)的技术不断革新，在实现功率半导体器件的尺寸的不断缩小的前提下，还保证了功率半导体器件的优异性能。

[0003] 在现有的沟槽型IGBT晶体管的制作过程中，需要在沟槽型栅极完成后，借助光刻工艺和刻蚀工艺将接触孔的设计图形从掩膜版转移到晶圆(即衬底)上，具体是先在具有沟槽型栅极的晶圆衬底上形成图案的光刻胶层，然后在具有该图案的光刻胶层的晶圆衬底上采用干法刻蚀来刻蚀衬底，以形成接触孔。但随着半导体器件尺寸越来越小及技术规格越来越高，设计端给小尺寸的IGBT晶体管器件结构中接触孔至栅极沟槽预留的关键尺寸(CD size)逐渐变小，当直接使用湿法刻蚀来形成接触孔时，存在以下影响制得的IGBT晶体管器件的性能的问题：1)因关键尺寸减小而导致工艺难度较大；2)湿法刻蚀是各向同性的，当湿法刻蚀到要求的接触孔深度时往往伴随的横向刻蚀会过多，这会造成湿法刻蚀后形成的接触孔到栅极沟槽的距离偏小进而会导致后续在接触孔内注入的杂质在退火后会扩散到沟道区域，进而提高IGBT晶体管器件的阈值电压。

发明内容

[0004] 本发明的目的在于提供一种具有沟槽型栅极的半导体器件及其制造方法，能够降低工艺难度并保证形成的接触孔和沟槽型栅极之间的距离，进而提高最终制得的沟槽型半导体器件性能。

[0005] 为实现上述目的，本发明提供一种具有沟槽型栅极的半导体器件的制造方法，包括：

[0006] 提供半导体衬底，所述半导体衬底中形成有沟槽型栅极，所述沟槽型栅极周围的衬底中形成有掺杂区和体区；

[0007] 在所述半导体衬底上依次覆盖介质层以及光刻胶层，并进一步图案化所述光刻胶层，以定义出待形成接触孔的区域；

[0008] 以所述图案化后的光刻胶层为掩膜，对所述区域中的介质层进行离子注入，以在所述介质层中形成介质损伤层；

[0009] 以所述图案化光刻胶层为掩膜，刻蚀具有所述介质损伤层的所述介质层、所述掺杂区以及所述掺杂区下方部分厚度的所述体区，以形成接触孔，其中采用湿法刻蚀工艺刻蚀具有所述介质损伤层的所述介质层。

[0010] 可选地，所述介质层中含有用于提供所述弱键的掺杂离子，且所述掺杂离子包括与所述体区中掺杂的离子相同且在所述介质层中的质量占比为1％～3％的离子，以及与所述掺杂区中掺杂的离子相同且在所述介质层中的质量占比为1％～6％的离子。

[0011] 可选地，在所述介质层上覆盖光刻胶层之前，先在所述介质层上覆盖所述促进粘结层；在图案化所述光刻胶层之后且在对所述区域中的介质层进行离子注入之前，先去除图案化后的光刻胶层所暴露出的所述促进粘结层。

[0012] 可选地，通过喷溅六甲基二硅胺的方法在所述介质层上覆盖所述促进粘结层，且喷溅所述六甲基二硅胺的工艺温度控制在85℃～150℃，时间为20s～60s；形成的所述促进粘结层的厚度为六甲基二硅胺对应的n个分子层厚度，其中，n为个位数。

[0013] 可选地，采用惰性气体离子对所述介质层进行离子注入，以形成在部分厚度或全部厚度的所述介质层中所述介质损伤层。

[0014] 可选地，在刻蚀形成所述接触孔之后，对所述接触孔进行退火处理，所述退火处理的温度控制在900℃～1100℃。

[0015] 可选地，先湿法刻蚀具有所述介质损伤层的介质层至暴露出所述掺杂区的表面，后干法刻蚀暴露出的掺杂区以及所述掺杂区下方的部分厚度的体区，以形成所述接触孔；或者，湿法刻蚀具有所述介质损伤层的所述介质层、所述掺杂区以及所述掺杂区下方部分厚度的所述体区，以形成所述接触孔。

[0016] 可选地，所述的制造方法还包括：在形成所述接触孔后，对所述接触孔的底部进行离子注入，以在所述接触孔底部形成与所述掺杂区导电类型相反的反型重掺杂区。

[0017] 可选地，所述的制造方法，在形成接触孔之后，还包括：

[0018] 去除所述光刻胶层；

[0019] 形成接触插塞于所述接触孔中；

[0020] 依次形成金属电极层和钝化层，所述金属电极层覆盖于所述接触插塞上，所述钝化层覆盖于所述金属电极层上。

[0021] 基于同一发明构思，本发明还提供一种具有沟槽型栅极的半导体器件，采用如本发明所述的具有沟槽型栅极的半导体器件的制造方法制造制得，所述具有沟槽型栅极的半导体器件包括：

[0022] 半导体衬底，所述半导体衬底中形成有沟槽型栅极，所述沟槽型栅极周围的衬底中形成有掺杂区和体区，所述半导体衬底中还形成有下部接触孔，所述下部接触孔贯穿所述掺杂区且底部位于所述掺杂区下方的部分厚度的所述体区中；

[0023] 介质层，形成于所述半导体衬底上，并将所述沟槽型栅极掩埋在内，所述介质层中形成有上部接触孔，所述上部接触孔与所述下部接触孔连通并组合为一个完整的接触孔；

[0024] 接触插塞，填充于所述接触孔中。

[0025] 与现有技术相比，本发明的技术方案具有以下有益效果：

[0026] 1、在刻蚀介质层和衬底的掺杂区以及部分厚度的体区来形成接触孔之前，先对待刻蚀区域(即待形成接触孔的区域)中的介质层进行离子注入，以使得该区域中的部分厚度或全部厚度的介质层转变为介质损伤层，之后湿法刻蚀具有介质损伤层的介质层并进一步湿法刻蚀或干法刻蚀下方的掺杂区和部分厚度的体区，以最终形成符合要求的接触孔。其中，介质损伤层和其周围的介质层在湿法刻蚀过程中具有较高的刻蚀选择比，一方面可以利用该刻蚀选择比来相对提高纵向刻蚀的速率，以降低湿法刻蚀的难度，另一方面可以利用该刻蚀选择比来降低湿法刻蚀中的横向刻蚀速度，使得形成的接触孔的横向尺寸减小，进而保证了接触孔和沟槽型栅极之间的距离，进而可以避免后续在接触孔底部注入的离子在退火后扩散到沟道区域，避免影响阈值电压正常开启最终提高了制得的沟槽型半导体器件的性能。

[0027] 2、在形成图案化的光刻胶层于介质层上之前，先形成用于提供疏水表面的促进粘结层，该促进粘结层可以改变介质层的表面分子键合，使即将介质层与光刻胶层结合的表面由亲水性变为疏水性，从而增强介质层与光刻胶之间的粘附力，防止光刻胶发生起皮、脱落塌陷等问题，由此减少光刻工艺波动，避免光刻工艺波动引起的接触孔刻蚀偏差，以进一步保证接触孔和沟槽型栅极之间的距离。

[0028] 3、先湿法刻蚀具有介质损伤层的介质层至暴露出掺杂区表面，然后再干法刻蚀暴露出的掺杂区以及所述掺杂区下方的部分厚度的体区，以形成接触孔，由此可以利用干法刻蚀工艺的各向异性的特征来保证衬底中的接触孔的侧壁竖直，以保证在衬底中的接触孔刻蚀工艺不会减小接触孔到沟槽型栅极的距离，进而可以避免后续在接触孔底部注入的离子在退火后扩散到沟道区域，避免影响阈值电压正常开启；此外，该接触孔分湿法刻蚀和干法刻蚀两段进行，可以相对减少干法刻蚀的时间，进而减少干法刻蚀对接触孔底部的衬底产生的等离子损伤。

[0029] 4、在接触孔形成后进一步对其进行退火处理，使得介质层中的弱键受热溢出介质层表面，有序排列的原子经过高温退火后重新排列，从而消除介质层中的接触孔内表面上的尖角，该退火工艺还能消除衬底中的接触孔内壁上的晶格缺陷，从而使接触孔整体的内表面光滑，由此改善了接触孔的表面形貌，避免尖角导致后续填进接触孔中的金属出现漏电的现象。附图说明

[0030] 图1是本发明一实施例的具有沟槽型栅极的半导体器件的制造方法流程图。

[0031] 图2A至图2F是图1所示的具有沟槽型栅极的半导体器件的制造方法中的器件剖面结构示意图。

[0032] 图3是本发明另一实施例的具有沟槽型栅极的半导体器件的制造方法流程图。

[0033] 图4A至图4F是图3所示的具有沟槽型栅极的半导体器件的制造方法中的器件剖面结构示意图。

具体实施方式

[0034] 以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0035] 请参考图1，本发明一实施例提供一种具有沟槽型栅极的半导体器件的制造方法，包括：

[0036] S11，提供半导体衬底，所述半导体衬底中形成有沟槽型栅极，所述沟槽型栅极周围的衬底中形成有掺杂区和体区；

[0037] S12，在所述半导体衬底上依次覆盖介质层以及光刻胶层，并进一步图案化所述光刻胶层，以定义出待形成接触孔的区域；

[0038] S13，以所述图案化后的光刻胶层为掩膜，对所述区域中的介质层进行离子注入，以在所述介质层中形成介质损伤层；

[0039] S14，以所述图案化光刻胶层为掩膜，刻蚀具有所述介质损伤层的所述介质层、所述掺杂区以及所述掺杂区下方部分厚度的所述体区，以形成接触孔，其中采用湿法刻蚀工艺刻蚀具有所述介质损伤层的所述介质层。

[0040] 请参考图2A，在步骤S11中，提供具有所述沟槽型栅极和所述掺杂区104的半导体衬底100的步骤包括：

[0041] 首先，提供半导体衬底100，该半导体衬底100可以是本领域技术人员熟知的任意合适衬底，例如是体硅衬底、锗衬底、硅锗衬底、绝缘体上硅衬底、绝缘体上锗衬底、由基底及其上外延的单晶硅层组成的衬底、区熔硅衬底等等。然后，采用导电类型与半导体衬底100相反的离子，对半导体衬底100进行体区离子注入，以在半导体衬底100中形成体区101。

[0042] 然后，在所述半导体衬底100的表面上形成硬掩膜层(未图示)，硬掩膜层的材质可以包括氧化硅、氮化硅和氮氧化硅中的至少一种，可以是单层结构，也可以是叠层结构。

[0043] 之后，借助栅极掩膜版掩膜，进行光刻结合干法刻蚀的工艺，来刻蚀硬掩膜层和半导体衬底100，以在半导体衬底100中形成至少一个栅极沟槽100a，栅极沟槽100a的侧壁光滑，底部圆滑，可以避免后续填充在栅极沟槽100a底部的多晶硅出现尖端的问题，栅极沟槽100a的深度和宽度均取决于器件性能要求，例如栅极沟槽100a的深度1μm～6μm，栅极沟槽
100a的顶部开口的宽度为0.3μm～4μm。作为一种示例，形成的栅极沟槽100a是U型沟槽，其顶部开口的宽度可以等于或大于底部开口的宽度，栅极沟槽100a的侧壁与半导体衬底100的底面之间的夹角为85°～90°，由此，可以避免栅极沟槽100a占用过多的芯片面积的问题，并避免后续填充在栅极沟槽100a底部的多晶硅出现尖端的问题。图2A中示出了两个栅极沟槽100a，但是本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中，可以根据器件需要，同时形成一个或者两个以上的栅极沟槽100a，且当有两个或两个以上的栅极沟槽
100a时，各个栅极沟槽100a的宽度可以相同，也可以不同，各个栅极沟槽100a的深度可以相同，也可以不同，栅极沟槽100a之间的间隔度可以相同，也可以不同。

[0044] 接着，可以采用热氧化工艺或者化学气相沉积工艺等，在栅极沟槽100a的侧壁和底壁上形成栅介质层102，该栅介质层102的材质可以包括氧化硅、氮化硅、氮氧化硅和高K栅介质层中的至少一种，该栅介质层102可以是单层结构，也可以是叠层结构，例如ONO叠层结构(即氧化硅-氮化硅-氧化硅叠层结构)。然后，使用硅烷或含氯硅烷等含硅物质作为反应气体源，并进一步采用低压化学气相沉积(LP_CVD)工艺沉积多晶硅填充于栅极沟槽100a中，且至少使得沉积的多晶硅填满栅极沟槽100a。之后，可以采用化学机械平坦化(CMP)工艺或湿法刻蚀工艺，将多晶硅的顶面平坦至所述硬掩膜层的顶面，以形成填满栅极沟槽100a的沟槽型栅极103，其中，当采用化学机械平坦化(CMP)工艺时，还可以一并去除所述硬掩膜层的顶面上的栅介质层102。其中，需要说明的是，当需要在栅极沟槽100a中形成掺杂的多晶硅时，可以随着低压化学气相沉积反应而进行多晶硅的掺杂植入，例如需要填充P型掺杂的多晶硅时，可以使用硼乙烷作为掺杂气体源，一方面向多晶硅中掺入硼，另一方面利用硼乙烷做催化剂，来大幅度的提升沉积多晶硅的速率；再例如需要沉积N型掺杂的多晶硅时，可以使用磷化氢作为掺杂气体源，一方面向多晶硅中掺入磷，另一方面利用磷化氢做催化剂，来大幅度的提升沉积多晶硅的速率。本实施例中，沟槽型栅极103为掺杂的多晶层，电阻率1ohm～20ohm(Ω)。

[0045] 接着，可以采用干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀结合湿法刻蚀的工艺，来回刻蚀所述沟槽型栅极103到栅极沟槽100a内的一定深度，以形成回刻蚀沟槽(未图示)，回刻蚀沟槽的深度可以小于1μm，回刻蚀过程中，栅极沟槽100a侧壁上的栅介质层102可以保护侧壁的半导体衬底100不受该回刻蚀影响。其中，回刻蚀所述沟槽型栅极103的深度，可以通过控制回刻蚀工艺的过刻蚀量或者通过线上的扫描电子显微镜设备来监控。

[0046] 然后，采用导电类型与半导体衬底100相同的离子对沟槽型栅极103周围的体区101进行重掺杂的选择性的离子注入，并利用高温退火工艺使得注入的离子注入被推进扩散至体区101内一定深度，以形成导电类型与所述体区101的导电类型相反的掺杂区104。且掺杂区104与沟槽型栅极103有重叠，以避免不能形成有效的沟道而影响器件性能。其中，当形成的半导体器件为VDMOS晶体管时，掺杂区104为VDMOS晶体管的源区；当形成的半导体器件为IGBT晶体管时，沟槽型栅极103为IGBT晶体管的基极，掺杂区104为IGBT晶体管的发射区。此外，当半导体衬底100的导电类型为N型时，采用本领域技术人员熟知的硼等P型离子进行离子注入，以形成体区101，采用本领域技术人员熟知的磷等N型离子进行离子注入，以形成掺杂区104。值得注意的是，在本发明的其他实施例中，也可以在形成回刻蚀槽之后进行相应的离子注入来形成体区101。

[0047] 请继续参考图2A，在步骤S12中，首先，可以采用溅射沉积、化学气相沉积(CVD)或者旋涂沉积工艺，覆盖在预设温度(例如800℃～1200℃)下可流动的介质材料于所述掺杂区104和沟槽型栅极103的表面，并利用可流动的介质材料的流动性来填满沟槽型栅极103顶部的回刻蚀槽，以避免填充缝隙，并在降温后形成填满所述回刻蚀槽的介质层105，且可以进一步地通过CMP(化学机械抛光)工艺来将介质层105的顶面平坦化。其中，利用可流动的介质材料形成的介质层105厚的地方和薄的地方之间的高度差较低，有利于减少将介质层105的顶面平坦化的操作时间，并有利于改善后续形成的接触孔的深度一致性，且在后续形成接触插塞于接触孔中后，能使得保留的介质层105的膜厚相对均匀，以改善介质层105的绝缘性能。其中，可流动的介质材料可以是本领域中任何能够在一定温度下流动且能做绝缘介质的材料，例如包括硅酸盐玻璃、正硅酸乙酯、旋涂玻璃(SOG)和聚合物材料中的至少一种，其中硅酸盐玻璃可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)和硼磷硅酸盐玻璃(BPSG)中的至少一种。在沉积或涂覆介质材料的过程中或者在降温后对中介质层105进行掺杂，以使得最终形成的介质层105中含有用于提供所述弱键的掺杂离子，且所述掺杂离子包括与所述体区101中掺杂的离子相同且在介质层105中的质量占比为1％～3％的离子，以及与所述掺杂区104中掺杂的离子相同且在介质层105中的质量占比为1％～6％的离子。例如，当体区101掺硼，掺杂区104掺磷时，介质层105中的硼的质量含量为1％～3％，磷的质量含量为1％～6％，介质层105的厚度

[0048] 请继续参考图2A，在步骤S12中，接着，在具有介质层105的器件结构基础上，对介质层105表面进行清洗、烘烤等预处理，保持介质层105表面干燥洁净；然后，可以通过喷溅六甲基二硅胺HMDS等方法，在所述介质层105上覆盖促进粘结层106。喷溅所述六甲基二硅胺HMDS的工艺温度控制在85℃～150℃，时间为20s～60s；形成的所述促进粘结层106的厚度为六甲基二硅胺HMDS对应的n个分子层厚度，其中n为个位数。其中控制喷溅HMDS的工艺温度和时间，可以控制介质层105及下方的结构受喷溅HMDS的温度和时间的影响，继而达到控制介质层105表面与后续的光刻胶层之间的接触角，接触角越大，光刻胶与介质层105之间的粘性越大，越不容易出现光刻胶塌陷等的现象。

[0049] 请参考图2B，在步骤S12中，然后，在促进粘结层106上面涂覆一层光刻胶层(也可以称为光致抗蚀剂)107，并通过光刻显影工艺图案化光刻胶层107，以定义出待形成接触孔的区域(也可以称为接触孔窗口)107a。由于促进粘结层106将介质层105的表面特性由亲水性改为疏水性，因此显影之后剩余的光刻胶层107与介质层105粘附力增强，光刻胶层107不容易出现起皮、脱落塌陷等问题。此外，由于促进粘结层106非常薄，只有几个分子层厚度，因此被图案化的光刻胶层107暴露出的促进粘结层106(即区域107a中的促进粘结层106)会在显影去除多余光刻胶的过程中一并被去除，从而暴露出区域107中的介质层105。

[0050] 请参考图2C，在步骤S13中，以图案化后的光刻胶层107和剩余的促进粘结层106为掩膜，采用氩(Ar)、氦(He)等惰性气体离子对所述介质层105进行离子注入，惰性气体离子深入到全部厚度的介质层105中，并停在介质层105与掺杂区104的交界面，甚至还可以有部分惰性气体离子深入到掺杂区104中，当然，惰性气体离子也可停在部分厚度的介质层105中，由此可以将图案化后的光刻胶层107和促进粘结层106暴露出的介质层105的全部厚度或者部分厚度转变为介质损伤层108，即在介质层105中形成介质损伤层108。介质损伤层108的深度可通过离子注入的能量和剂量来控制，进而能够用于控制后续形成的接触孔的角度，其中，用于形成介质损伤层108的离子注入的能量最高可到2MeV，剂量可以在E11-E16 atoms/cm2，实际以需求的接触孔角度来确定用于形成介质损伤层108的离子注入的能量和剂量。介质损伤层108的深度随离子注入的能量和剂量的增加而增加，厚度范围可在0到介质层105的厚度之间变化，且介质损伤层108的深度越大，后续形成的接触孔的侧壁越直、接触孔侧壁越接近垂直于衬底的上表面。此外，使用惰性气体离子形成介质损伤层108，可以保证机台设备的稳定性，同时防止用于形成介质损伤层108的注入离子污染除介质层105和掺杂区104以外的结构。值得注意的是，光刻胶层107需要足够厚，以防止用于形成介质损伤层108的注入离子穿透光刻胶层107进入到需要保护的正常的介质层105中。

[0051] 请参考图2D，在步骤S14中，可以继续以图案化后的光刻胶层107和剩余的促进粘结层106为掩膜，采用氢氟酸(浓度49％)和氟化铵(浓度40％)的混合溶液，对介质损伤层108及其侧壁的正常的介质层105和下方的掺杂区104以及掺杂区104下方的衬底100进行湿法刻蚀，以形成底部位于掺杂区104下方的衬底100中的接触孔109。氢氟酸和氟化铵的体积比可在1:20-1:2之间变化，湿法刻蚀的时间随介质层的厚度而定。在湿法刻蚀过程中，介质损伤层108的刻蚀速率相较于其周围被光刻胶层107盖住的正常的介质层105的刻蚀速率较大，因此在介质层105的厚度内，该湿法刻蚀的纵向刻蚀速率远大于横向刻蚀速率，从而解决因关键尺寸减小而导致刻蚀工艺难度较大的问题，更重要的是可以相对减少湿法刻蚀中的横向刻蚀，同时光刻胶层107与介质层105之间的粘合力的增加，还可以进一步防止该湿法刻蚀在刻蚀过程中横向推进，由此使得湿法刻蚀后形成的接触孔109的横向开口尺寸得到控制，最终使得形成的接触孔109的侧壁与半导体衬底100上表面之间的夹角可以控制在
70度～90度范围内(例如70度～80度)。本实施例因介质损伤层108存在而形成的接触孔109相对没有介质损伤层108时而形成的接触孔，横向开口尺寸小，侧壁相对垂直，因此与沟槽型栅极103之间的距离相对增加。可选地，可以通过多步湿法刻蚀工艺来分步湿法刻蚀所述介质损伤层108及下方的正常的介质层105、所述掺杂区104和部分厚度的半导体衬底100，且执行完所述多步湿法刻蚀工艺的每一步湿法刻蚀后，均对刻蚀后的接触孔的关键尺寸进行量测，并根据量测结果设置后一步湿法刻蚀的刻蚀参数，以精确控制形成的所述接触孔
109的角度，例如是该角度为70度～90度。

[0052] 在形成接触孔109之后，本实施例的具有沟槽型栅极的半导体器件的制造方法还包括：

[0053] 首先，请参考图2E，可以采用氧灰化处理等工艺方法单独去除图案化后的光刻胶层107，或者将图案化后的光刻胶层107和剩余的促进粘结层106一并去除，以防止图案化后的光刻胶层107在后续工艺中引起副产物的堆积而影响接触孔的形貌。

[0054] 接着，对接触孔109进行退火处理，退火处理的温可以度控制在900℃～1100℃，使得半导体衬底100中的晶格缺陷被修复，且介质层105中的弱键可以受热溢出介质层105表面，介质层105中有序排列的原子经过退火处理后会重新排列，由此使得接触孔109表面的形貌更加光滑和圆滑，由此改善了接触孔109的表面形貌，避免尖角导致后续填进接触孔中的金属出现漏电的现象。其中图2E示出了在接触孔109后，去除图案化后的光刻胶层107和促进粘结层106并退火后的情况。需要说明的是，当该介质层105是在预设温度下可流动的介质材料时，由于介质层105底部被掺杂区104表面、沟槽型栅极103和栅介质层102固定住，因此即使退火处理的温度达到了介质层105能流动的预设温度，也只能使介质层105的顶角圆滑，而并不能使其流入到接触孔109中。当然，为了保证形成的接触孔形貌，最优选的是将退火处理的温度选择为低于所述介质层105能流动的预设温度。

[0055] 然后，继续以剩余的介质层105为掩膜，采用与掺杂区104的导电类型相反的离子，对所述接触孔109的底部进行离子注入，并进行低温退火(即采用温度低于能使得介质层105流动的预设温度来进行退火)，以使得注入的离子扩散后，以在所述接触孔109的底部形成与所述掺杂区104导电类型相反的反型重掺杂区110。所述反型重掺杂区110与所述体区
101的导电类型相同，且反型重掺杂区110的离子掺杂浓度大于体区101的离子掺杂浓度，所述反型重掺杂区110和掺杂区104在高度上有重叠，从而能将掺杂区104和体区101短接，进而通过所述反型重掺杂区110将由掺杂区104、体区101和底部的半导体衬底100构成的寄生晶体管进行短路，避免器件栓锁失效(或者说，减小可能的栓锁现象的发生概率)，并且所述反型重掺杂区110为重掺杂的，能降低后续在接触孔109内形成的接触插塞(未图示)的接触电阻。

[0056] 接着，通过溅射沉积等工艺，在接触孔109的侧壁上覆盖一层金属阻挡层(未图示)，所述金属阻挡层的材料包括钛Ti、氮化钛TiN、钽Ta和氮化钽TaN中的至少一种，可以是单层结构，可以是叠层结构，厚度可以在范围内，用于隔离后续形成的接触插塞以及金属电极层分别和掺杂区104、体区101以及反型重掺杂区110之间漏电。然后，通过溅射沉积等工艺淀积钨或铜等金属材料至接触孔109填满，并通过CMP工艺或回刻蚀工艺高出介质层105顶面的多余金属材料去除，以形成接触插塞(未图示)于所述接触孔109中，此时接触插塞贯穿掺杂区104且底面伸入至体区101中一定深度。

[0057] 之后，再选用铝Al、铝硅合金，铝硅铜合金等作为靶材，通过溅射沉积等工艺淀积金属电极层(未图示)覆盖于所述接触插塞、栅介质层102和介质层105的表面上。最后通过化学气相沉积等该工艺形成钝化层(未图示)于金属电极层上，用于提高器件的可靠性。

[0058] 综上所述，本实施例的具有沟槽型栅极的半导体器件的制造方法，能够降低工艺难度并改善制作的接触孔的形貌，同时保证形成的接触孔底部和沟槽型栅极之间的距离，进而提高最终制得的沟槽型半导体器件性能。

[0059] 需要说明的是，本实施例中的介质层105和光刻胶层107之间还形成有促进粘结层106，但是本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中，当介质层105的材质足以和光刻胶层107粘结良好且使得光刻胶层107不易起皮、褶皱时，也可以省略促进粘结层106。此外，在刻蚀至体区101而形成接触孔109之后，如果接触孔109的形貌已经达到器件制作要求，也可以省略退火处理的步骤。

[0060] 基于同一发明构思，本实施例还提供一种具有沟槽型栅极的半导体器件，采用本实施例所述的具有沟槽型栅极的半导体器件的制造方法制造制得。请参考图2E～2F，所述具有沟槽型栅极的半导体器件包括：

[0061] 半导体衬底100，所述半导体衬底100中形成有沟槽型栅极103，所述沟槽型栅极103周围的半导体衬底100中形成有掺杂区104和体区101，所述半导体衬底100中还形成有下部接触孔(未在图中单独标记，即接触孔109位于半导体衬底100中的部分)，所述下部接触孔贯穿所述掺杂区104且底部位于所述掺杂区104下方的部分厚度的体区101中；

[0062] 介质层105，形成于所述半导体衬底100上，并将所述沟槽型栅极103掩埋在内，所述介质层105中形成有上部接触孔(未在图中单独标记，即接触孔109位于介质层105中的部分)，所述上部接触孔与所述下部接触孔连通并组合为一个完整的接触孔109，接触孔109的侧壁与半导体衬底100的上表面(即掺杂区104的上表面)之间的夹角为70度～90度，具体地，例如为70度～80度或者85度～90度；

[0063] 接触插塞(未图示)，填充于所述接触孔109中；

[0064] 金属电极层(未图示)，覆盖于所述接触插塞、栅介质层102和介质层105的表面上；

[0065] 钝化层(未图示)，覆盖于金属电极层上，用于提高器件的可靠性。

[0066] 本实施例的具有沟槽型栅极的半导体器件，由于采用本实施例所述的具有沟槽型栅极的半导体器件的制造方法制造制得，其接触孔形貌较佳，与沟槽型栅极之间距离符合要求，因此性能得到改善。

[0067] 上述实施例中，通过湿法刻蚀工艺从介质损伤层108刻蚀至部分厚度的体区101中来形成接触孔，但是本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中还可以采用先湿法刻蚀介质损伤层108和下方的介质层105，后干法刻蚀半导体衬底100的方法来形成接触孔。具体地，请参考图3，本发明另一实施例提供一种一具有沟槽型栅极的半导体器件的制造方法，包括：

[0068] S21，提供半导体衬底，所述半导体衬底中形成有沟槽型栅极，所述沟槽型栅极周围的衬底中形成有掺杂区和体区；

[0069] S22，在所述半导体衬底上依次覆盖介质层、用于疏水表面的促进粘结层以及光刻胶层，并进一步图案化所述光刻胶层以及去除图案化后的光刻胶层暴露出的促进粘结层，以定义出待形成接触孔的区域；

[0070] S23，以所述图案化后的光刻胶层和剩余的所述促进粘结层为掩膜，对所述区域中的介质层进行离子注入，以在所述介质层中形成介质损伤层；

[0071] S24，以所述图案化光刻胶层和剩余的所述促进粘结层为掩膜，湿法刻蚀具有所述介质损伤层的介质层至暴露出所述掺杂区表面，以形成开口；

[0072] S25，干法刻蚀所述开口暴露出的掺杂区以及所述掺杂区下方的部分厚度的体区，以形成接触孔；

[0073] S26，对所述接触孔进行退火处理，以获得表面光滑的接触孔形貌。

[0074] 请参考图4A，在步骤S21中，提供具有沟槽型栅极103、掺杂区104和体区101的半导体衬底100，具体过程可以参考上文中有关步骤S11的描述，在此不再赘述。其中，所述体区101的导电类型和所述掺杂区104的导电类型相反，掺杂区104与沟槽型栅极103有重叠，以避免不能形成有效的沟道而影响器件性能。其中，当形成的半导体器件为VDMOS晶体管时，掺杂区104为VDMOS晶体管的源区；当形成的半导体器件为IGBT晶体管时，沟槽型栅极103为IGBT晶体管的基极，掺杂区104为IGBT晶体管的发射区。此外，当半导体衬底100的导电类型为N型时，采用本领域技术人员熟知的硼等P型离子进行离子注入，以形成体区101，采用本领域技术人员熟知的磷等N型离子进行离子注入，以形成掺杂区104。

[0075] 请继续参考图4A和4B，在步骤S22中，在所述半导体衬底100上依次覆盖介质层105、用于疏水表面的促进粘结层106以及光刻胶层107，并进一步图案化所述光刻胶层107，并在显影过程中一并去除被图案化的光刻胶层107暴露出的促进粘结层106，从而暴露出区域107中的介质层105。步骤S22的具体过程可以参考上文中的步骤S12，在此不再赘述。其中，介质层105的材料可以是本领域中任何能够在一定温度下流动且能做绝缘介质的材料，例如包括硅酸盐玻璃、正硅酸乙酯、旋涂玻璃(SOG)和聚合物材料中的至少一种，其中硅酸盐玻璃可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)和硼磷硅酸盐玻璃(BPSG)中的至少一种。在沉积或涂覆介质材料的过程中或者在降温后对介质层105进行掺杂，以使得最终形成的介质层105中含有用于提供所述弱键的掺杂离子，且所述掺杂离子包括与所述体区
101中掺杂的离子相同且在介质层105中的质量占比为1％～3％的离子，以及与所述掺杂区
104中掺杂的离子相同且在介质层105中的质量占比为1％～6％的离子。例如，当体区101掺硼，掺杂区104掺磷时，介质层105中的硼的质量含量1～3％，磷的质量含量1～6％，介质层
105的厚度促进粘结层106的材料可以是六甲基二硅胺HMDS，厚度为六
甲基二硅胺HMDS对应的n个分子层厚度，n为个位数。

[0076] 请参考图4C，在步骤S23中，以图案化后的光刻胶层107和剩余的促进粘结层106为掩膜，采用氩(Ar)、氦(He)等惰性气体离子对所述介质层105进行离子注入，惰性气体离子可停在介质层105与掺杂区104的交界面，部分离子可深入掺杂区104，惰性气体离子也可停在部分厚度的介质层105中。本步骤中，通过离子注入将图案化后的光刻胶层107和促进粘结层106暴露出的介质层105的全部厚度或者部分厚度转变为介质损伤层108，以在介质层105中形成介质损伤层108。具体过程可以参考上文中的步骤S13，在此不再赘述。

[0077] 请参考图4D，在步骤S24中，可以继续以图案化后的光刻胶层107和剩余的促进粘结层106为掩膜，采用氢氟酸(浓度49％)和氟化铵(浓度40％)的混合溶液，对具有介质损伤层108的介质层105进行湿法刻蚀(即对介质损伤层108及其下方的正常的介质层105进行湿法刻蚀)，刻蚀停止在掺杂区104的表面(可能也对掺杂区104进行了一定程度的腐蚀，此时开口109a的底部位于掺杂区104中一定深度)。氢氟酸和氟化铵的体积比可在1:20-1:2之间变化，湿法刻蚀的时间随介质层105的厚度而定。在湿法刻蚀的过程中，介质损伤层108的刻蚀速率相较于其周围被光刻胶层107盖住的正常的介质层105的刻蚀速率较大，因此在介质层105的厚度内，该湿法刻蚀的纵向刻蚀速率远大于横向刻蚀速率，从而可以解决因关键尺寸减小而导致刻蚀工艺难度较大的问题，更重要的是可以相对减少湿法刻蚀中的横向刻蚀，同时光刻胶层107与介质层105之间因促进粘结层106存在，粘合力的增加，还可以进一步防止该湿法刻蚀在刻蚀过程中横向推进，由此使得湿法刻蚀后形成的开口109a的横向开口尺寸得到控制，最终使得形成的开口109a的侧壁与半导体衬底100上表面之间的夹角可以控制在70度～90度范围内。本实施例因介质损伤层108存在而形成的开口109a相对没有介质损伤层108时而形成的开口，横向开口尺寸小，侧壁相对垂直，因此可以相对增加与沟槽型栅极103之间的距离，进而可以避免后续在接触孔底部注入的离子在退火后扩散到沟道区域，避免影响阈值电压正常开启；此外，该湿法刻蚀还可以使得后续的干法刻蚀的时间相对减少，进而减少后续的干法刻蚀对接触孔底部的衬底产生的等离子损伤。

[0078] 请参考图4E，在步骤S25中，首先，可以采用氧灰化处理等工艺方法单独去除图案化后的光刻胶层107，或者将图案化后的光刻胶层107和剩余的促进粘结层106一并去除，以降低后续干法刻蚀的开口的深宽比，并防止图案化后的光刻胶层107在后续干法刻蚀中引起刻蚀副产物的堆积而影响接触孔的形貌，其中图2E示出了在湿法刻蚀介质损伤层108形成开口109a后一并去除图案化后的光刻胶层107和促进粘结层106的情况。接着，可以以具有开口109a的介质层105为掩膜，选用本领域技术人员熟知的用于刻蚀衬底的刻蚀气体来对开口109a下方暴露出的掺杂区104以及该区域的掺杂区104下方的部分厚度的体区101进行干法刻蚀，以形成接触孔，该接触孔109由下部接触孔109b和开口109a组成。该干法刻蚀可以是等离子体刻蚀，也可以是反应离子刻蚀。本步骤中，可以通过多步干法刻蚀工艺来分步刻蚀所述开口暴露出的掺杂区104以及所述掺杂区104下方的部分厚度的体区101，并在所述多步干法刻蚀工艺的每一步干法刻蚀后，均利用光学仪器等量测形成的下部接触孔109b的关键尺寸(包括下部接触孔109b底部的深度)，进而根据量测结果设置后一步干法刻蚀的刻蚀参数，以精确控制形成的接触孔的深度。此外，由于在步骤S24中已采用湿法刻蚀形成开口109a，因此本步骤中干法刻蚀相对于从介质损伤层108的上表面一直刻蚀至部分厚度的体区101而形成接触孔的干法刻蚀来说，干法刻蚀的时间相对减少，进而可以减少干法刻蚀对接触孔底部的半导体衬底产生的等离子损伤，保证了最终形成的器件的性能。

[0079] 请参考图4F，由于经过步骤S25的干法刻蚀，下部接触孔109b和开口109a的连接处会出现尖角，该尖角会导致后续填进接触孔中的金属出现漏电的现象，因此，为解决该尖角导致的漏电问题，在步骤S26中，即在干法刻蚀形成接触孔之后，对接触孔进行退火处理，退火处理的温度控制在900℃～1100℃。退火后，接触孔109侧壁的半导体衬底100表面的晶格缺陷被修复，接触孔109侧壁的介质层105中弱键受热溢出介质层105表面，介质层105中有序排列的原子经过高温退火处理后会重新排列，由此使得接触孔109表面的形貌更加光滑和圆滑，由此改善了接触孔109的表面形貌，避免尖角导致后续填进接触孔中的金属出现漏电的现象。

[0080] 请参考图4F，在形成具有光滑内表面的接触孔109后，本实施例的具有沟槽型栅极的半导体器件的制造方法还包括：

[0081] 首先，继续以所述图案化后的光刻胶层107为掩膜，采用与掺杂区104的导电类型相反的离子，对所述接触孔109的底部进行离子注入，并进行低温退火(即采用温度低于能使得介质层105流动的预设温度来进行退火)，以使得注入的离子扩散后，以在所述接触孔109的底部形成与所述掺杂区104导电类型相反的反型重掺杂区110。所述反型重掺杂区110与所述体区101的导电类型相同，且反型重掺杂区110的离子掺杂浓度大于体区101的离子掺杂浓度，所述反型重掺杂区110和掺杂区104在高度上有重叠，从而能将掺杂区104和体区
101短接，进而通过所述反型重掺杂区110将由掺杂区104、体区101和底部的半导体衬底100构成的寄生晶体管进行短路，避免器件栓锁失效(或者说，减小可能的栓锁现象的发生概率)，并且所述反型重掺杂区110为重掺杂的，能降低后续在接触孔109内形成的接触插塞(未图示)的接触电阻。

[0082] 然后，通过氧灰化工艺等方法，去除所述光刻胶层107和所述促进粘结层106。

[0083] 接着，通过溅射沉积等工艺，在接触孔109的侧壁上覆盖一层金属阻挡层(未图示)，所述金属阻挡层的材料包括钛Ti、氮化钛TiN、钽Ta和氮化钽TaN中的至少一种，可以是单层结构，可以是叠层结构，厚度可以在范围内，用于隔离后续形成的接触插塞以及金属电极层分别和掺杂区104、体区101以及反型重掺杂区110之间漏电。然后，通过溅射沉积等工艺淀积钨或铜等金属材料至接触孔109填满，并通过CMP工艺或回刻蚀工艺高出介质层105顶面的多余金属材料去除，以形成接触插塞(未图示)于所述接触孔109中，此时接触插塞贯穿掺杂区104且底面伸入至体区101中一定深度。

[0084] 之后，再选用铝Al、铝硅合金，铝硅铜合金等作为靶材，通过溅射沉积等工艺淀积金属电极层(未图示)覆盖于所述接触插塞、栅介质层102和介质层105的表面上。最后通过化学气相沉积等该工艺形成钝化层(未图示)于金属电极层上，用于提高器件的可靠性。

[0085] 综上所述，本实施例的具有沟槽型栅极的半导体器件的制造方法，能够降低工艺难度并改善制作的接触孔的形貌，同时保证形成的接触孔底部和沟槽型栅极之间的距离，进而提高最终制得的沟槽型半导体器件性能。

[0086] 基于同一发明构思，本实施例还提供一种具有沟槽型栅极的半导体器件，采用本实施例所述的具有沟槽型栅极的半导体器件的制造方法制造制得。请参考图4E～4F，所述具有沟槽型栅极的半导体器件包括：

[0087] 半导体衬底100，所述半导体衬底100中形成有沟槽型栅极103，所述沟槽型栅极103周围的半导体衬底100中形成有掺杂区104和体区101，所述半导体衬底100中还形成有下部接触孔109b，所述下部接触孔109b贯穿所述掺杂区104且底部位于所述掺杂区104下方的部分厚度的体区101中；

[0088] 介质层105，形成于所述半导体衬底100上，并将所述沟槽型栅极103掩埋在内，所述介质层105中形成开口109a，所述开口109a作为上部接触孔与所述下部接触孔109b连通并组合为一个完整的接触孔109，接触孔109的侧壁与半导体衬底100的上表面(即掺杂区104的上表面)之间的夹角为70度～90度，具体地，例如为70度～80度或者85度～90度；

[0089] 接触插塞(未图示)，填充于所述接触孔109中；

[0090] 金属电极层(未图示)，覆盖于所述接触插塞、栅介质层102和介质层105的表面上；

[0091] 钝化层(未图示)，覆盖于金属电极层上，用于提高器件的可靠性。

[0092] 本实施例的具有沟槽型栅极的半导体器件，由于采用本实施例所述的具有沟槽型栅极的半导体器件的制造方法制造制得，其接触孔形貌较佳，与沟槽型栅极之间距离符合要求，因此性能得到改善。

[0093] 上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

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具有沟槽型栅极的半导体器件及其制造方法

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