本发明涉及包括具有衬底和硅半导体层结构的半导体本体的半 导体器件，该结构包括双极型晶体管，该双极型晶体管包括分别具 有第一、第二和第三掺杂浓度并且分别具有第一、第二和第三连接 导体的第一导电类型的发射极区、与第一导电类型相反的第二导电 类型的基区和第一导电类型的集电极区，基区包括其带隙低于发射 极区或者集电极区材料带隙的半导体材料。本发明还涉及制造这种 器件的方法。

从1993年3月30日公开的美国专利US5,198,869中可以了解 这种器件和方法。该文献示出了具有双极型晶体管的半导体器件， 该双极型晶体管具有接近于基区和集电极区之间界面和接近于基区 和发射极区之间界面的异质结，该界面是通过从硅-锗混合晶体中生 长基区形成的。这种晶体管具有所示的非常有利的高频性能，尤其 在高的截止频率fT中。

更具体地说，当基区具有相对高的锗含量时，这种已知晶体管的 缺点在于，从发射极到集电极具有相对低的击穿电压，即所谓的 BVceo，这是非常不希望的。

因此，本发明的目的是提供一种具有双极型晶体管的半导体器 件，尽管在基区中存在锗，但这种双极型晶体管并不具有所述缺点 并且具有可以接受的发射极-集电极击穿电压。

为此，根据本发明，引言中限定的这种类型的半导体器件的特征 在于，发射极区或者基区包括具有较低掺杂浓度的子区，该子区具 有和子区一起形成肖特基结的另外的连接导体。本发明基于下面的 认识：已知器件中BVceo的减小是由晶体管相对低的基极电流引起 的，这使得这种晶体管具有相对高的功率增益。毕竟，这种晶体管 的集电极电流相对高，这对于具有高fT的非常快的晶体管来说是希 望的。本发明进一步基于下面的认识：通过增加发射极接触处的少 数电荷载流子(即npn晶体管中的空穴)的电流，或者通过增加基 极接触处的少数电荷载流子(即npn晶体管中的电子)的电流可以 增加基极电流。为此根据本发明，使用与发射极区的较低掺杂部分 或者基区的较低掺杂部分一起形成肖特基结的连接导体是非常合适 的手段。

至于与通常的发射极连接相比较的肖特基结，认为该肖特基结引 起少数电荷载流子(例如npn晶体管中的空穴)的电流增加，从而 引起基极电流升高和功率增益下降。尽管这种电流的增加通常会增 加发射极电阻，但是通过提供发射极区的高掺杂部分可以很容易地 克服这个缺点。由于第一连接导体和发射极区的高掺杂部分之间的 正常接触、即欧姆接触的存在，多数电荷载流子(在这种情况下是电 子)的电流流动，且发射极电阻仍然可以极低。

至于与通常的基极连接相比较的肖特基结，认为该肖特基结增加 了基区中少数电荷载流子的电流，在这种情况下是基极发射极二极 管中的电子电流，由此也减小了增益。因此根据本发明的半导体器 件包括双极型异质结晶体管，同样由于非常高的集电极电流，该异 质结晶体管具有优异的高频性能，例如非常高的截止频率，但是不 会遭受或者基本不会遭受发射极和集电极之间击穿电压、即所谓的 公共发射极击穿电压BVceo的减小，其中术语“公共”指的是在测量 操作期间，发射极连接到公共连接，通常是地，“ceo”中的“o”指 的是在测量操作期间使用开路基极连接。通过给另外的接触孔施加 电压，可以设置希望的增益减小，使得与基区材料的带隙不减小的 晶体管相比，BVceo没有减小或者至少基本上没有减小。

在根据本发明的半导体器件的优选实施例中，正如可适用的，发 射极区和其子区或者基区和其子区都与半导体本体的表面邻接，并 且另外的连接导体孔形成第一或者第二连接导体的一部分。这样实 现了根据本发明的器件具有不多于三个的连接导体。此外，根据本 发明的结构可以以简单的方式从工艺的角度进行制造，而基本上不 以晶体管紧凑化的方式。发射极区和其子区或者基极区和其子区邻 接半导体本体表面这一事实极大地有助于此，尤其是当半导体本体 的表面平坦或者基本平坦时。在该优选实施例中进一步起作用的重 要认识是：可以用除了对另外的连接导体施加电压以外的方式容易 地调节想要的增益减小。选择发射极区或者基区表面与其子区表面 的适当比率也可以得到想要的结果。实际上所述比率可以在特定范 围内任意选择。

在非常有利的实施例中，基区具有轻掺杂的子区。至于其制造， 该实施例更与较常规的晶体管制造一致。此外，在该变型中，电流 特征可以拥有更理想的形状。在更有利的修改中，发射极区进一步 具有半导体材料区，该半导体材料具有减小的带隙。这还是和如果 发射极区包括例如单晶硅和基区包括混合的硅-锗合金的情况相比 引起更小增益的原因。对于发射极区，也可以将锗添加到硅中以减 小带隙。对于基区来说，适当的锗含量在10和30at％之间，并且优 选为20at％。

包含锗的基区部分的厚度优选在20和30nm之间。在发射极区(也) 包含锗-硅合金的情况下，优选在发射极区中与基区的界面周围具有 大约15nm厚的硅区。结果，避免了异质结与相应的pn结重合，这 是避免pn结处或者接近pn结处的缺陷所希望的。此外，硅区中的 pn结具有下列优点，即具有相对低的发射极-基极电容，由此具有相 对高的fT，即开关频率。以这种方式，也更容易保持含锗区的整体 厚度低于该值——当锗含量大约为20at％时——同时不再能够防止 (错配)位错出现，即大约30nm的厚度。

衬底优选包括硅，但也可以是硅绝缘体衬底，或者是利用衬底转 移技术提供的绝缘衬底。

根据本发明的半导体器件优选包括npn晶体管，已经发现这种晶 体管的技术优势在于：基区中存在的锗和通常用于p导电类型的掺 杂元素硼在这里可以同时存在，而不会产生有害的影响。

一种制造包括具有衬底和包括硅的半导体层结构的硅半导体本 体的半导体器件的方法，该结构包括双极型晶体管，该双极型晶体 管包括分别具有第一、第二和第三掺杂浓度并且分别配置有第一、 第二和第三连接导体的第一导电类型的发射极区、与第一导电类型 相反的第二导电类型的基区和第一导电类型的集电极区，基区设置 有其带隙低于集电极区或者发射极区材料带隙的半导体材料，根据 本发明，其特征在于，形成发射极区或者基区，使其包括具有较低 掺杂浓度的子区，该子区设置有与该子区形成肖特基结的另外的连 接导体。通过这种方法可以容易地得到根据本发明的器件。

在根据本发明方法的优选实施例中，发射极区和其子区或者基区 和其子区都形成以便邻接半导体本体的表面，另外的连接导体分别 形成为第一或者第二连接导体的一部分。由此得到根据本发明的简 单和紧凑的器件。发射极区优选通过生长掺杂区形成，其中局部生 长较高掺杂的区，发射极区的子区由位于较高掺杂区外部的掺杂区 部分形成。在非常引人注意的变型中，使用在淀积在半导体本体上 的绝缘层中的具有间隔物的孔来生长发射极区的较高掺杂区，在孔 中淀积金属层之前除去间隔物，结果，在发射极区的高掺杂区中形 成了第一连接导体，由此构成与发射极区的欧姆接触，在所述区外 部形成另外的连接导体，其与发射极区构成肖特基结。

下面将参考附图所示的实施例描述本发明的进一步的技术方 案、效果和细节，其中

图1以垂直于厚度方向的剖面示出了根据本发明的半导体器件 的第一实施例；

图2以垂直于厚度方向的剖面示出了根据本发明的半导体器件 的第二实施例；

图3至11以垂直于厚度方向的剖面图，根据本发明方法的连续 制造阶段示出了对图1所示器件的有利变型。

这些图没有按比例绘制，为了清楚放大了一些尺寸。相同的区域 或者元件具有尽可能相同的附图标记。

图1以垂直于厚度方向的剖面示出了根据本发明的半导体器件 的第一实施例。该例子中的器件包括半导体本体10，该半导体本体 10具有衬底11和淀积在其上的半导体层结构以及双极型晶体管。该 例中分立的晶体管具有分别具有第一、第二和第三连接导体(4，5， 6)的n型发射极区1、p型基区2和n型集电极区3。基区2包括硅 -锗合金，锗含量为20at％，而集电极3和发射极1包括硅。这里衬 底11形成集电极区3的重掺杂部分3A，其还具有轻掺杂的、所谓的 漂移区3B。基区2包括两个重掺杂部分2，其中一个与半导体本体 10的表面接壤，一个位于发射极区1下面。基区2和集电极区3的 接触孔5，6包括含铝。

根据本发明，在该例子中，发射极区1包括重掺杂的子区1A和 轻掺杂的子区1B，这里分别具有大约1020at/cm3和1018at/cm3的掺杂 浓度。在该例子中，重掺杂部分1A和子区1B每个都分别具有单一 连接导体4的部分4A和4B，该部分4A、4B分别形成与发射极区1 的重掺杂子区1A的欧姆接触和与发射极区1的轻掺杂子区1B的肖 特基结。与发射极区1A的部分4A平行的肖特基结提供了少数电荷 载流子(该例的npn晶体管中的空穴)的加速，其减小了基极电流IB， 由此也减小了功率增益。但是，这也引起发射极电阻增加，这是不 希望的。由于第一连接导体4A和发射极区1的重掺杂部分1A之间 的正常接触、即欧姆接触的存在，多数电荷载流子即电子的电流流 过那里，发射极电阻仍然会极低。由于增益g的减小，尽管非常高 的集电极电流，但该例中器件的双极型异质结晶体管仍然拥有高的 截止频率fT，另一方面，并且具有未减小或者基本未减小的BVceo。

在该例子中，通过适当选择由其形成连接导体的子区4A、4B的 表面比率来设定期望的增益减小。在该例子中，该比率是10。这意 味着连接导体4A到重掺杂区1A的表面是连接导体4B到低掺杂区1B 的表面的十倍，该导体和区(4B，1B)的界面形成肖特基结。这里 发射极区1为0.8×10μm2，并且厚度为60nm。重掺杂部分1A为30nm 厚。通过不提供给肖特基结分离的连接导体4B，而是提供与发射极1 的重掺杂部分1A共用的连接导体4，该例子中的器件可以以相对简 单和极其紧凑的方式制造，并且也增加了优异的高频性能。这里整 个器件的尺寸大约为2×10μm2，其厚度大约为600μm。这里基极2、 集电极3和发射极1的连接导体5，6，4由铝制成。集电极区3不 仅包括衬底区3A，而且包括外延的、轻掺杂的漂移区3B。基区2包 括与半导体本体10的表面邻接的部分，连接导体5与该部分连接。

图2以垂直于厚度方向的剖面示出了根据本发明的半导体器件 的第二实施例。该例子中的器件与第一例的器件大致相同。主要差 别涉及n型发射极区1和p型基区2：这里的发射极区1包括专有的 重掺杂部分1，第一连接导体孔4与该重掺杂部分1形成欧姆接触。 这里的基区2包括重掺杂部分2A，其与集电极区3接壤并且局部延 伸到半导体本体10的表面，以及包括与发射极区1和半导体本体10 的表面接壤的轻掺杂的部分2B。这里连接导体5形成与基区的重掺 杂部分2A形成欧姆接触的连接导体5A，和与基区2的更轻掺杂部分 2B形成肖特基结的连接导体5B。在该例的器件中，平行于正常基区 4A的肖特基结使得在基极-发射极二极管中的少数电荷载流子即电 子的电流增加，以便尽管具有高的集电极电流，但也减小了增益。 根据本发明的器件还包括双极型异质结晶体管，该晶体管具有优异 的高频性能例如非常高的截止频率，但完全不会遭受或者基本不会 遭受发射极和集电极之间的击穿电压、即所谓公共发射极击穿电压 BVceo的减小。

图3至11按根据本发明方法制造的连续阶段，以垂直于厚度方 向的剖面示出了图1所示器件的有利变形。与图1器件的主要差别 涉及所谓的STI(浅沟槽绝缘)区20的存在(例如参见图11)，该 STI区20的两侧邻接集电极漂移区3B，并且其贡献于非常低的集电 极-基极电容，由此增加器件的速度。图中所示的其它差别主要涉及 器件的制造，下面将讨论图11所示器件的制造。

从n型硅衬底11开始(参见图3)，该衬底11形成该变型器件 的晶体管的集电极区3的重掺杂部分3A。然后在该衬底上淀积厚度 为0.5μm和掺杂浓度大约为1017at/cm3的层3B，并且形成集电极区3 的漂移区3B。

接着，在半导体本体10中蚀刻沟槽20(参见图4)。然后借助 于TEOS(原硅酸四乙酯)在半导体本体10上淀积氧化物层(图中未 示出)，利用其填充沟槽20。通过CMP(化学机械抛光)除去位于 沟槽20外部(和上面)的氧化物层部分。

然后外延淀积p型硅层2(参见图5)，向其添加20at％的锗， 该层为25nm厚并且具有2×1019at/cm3的掺杂浓度，该层的顶上是 60nm厚并且具有大约1018at/cm3掺杂浓度的n型硅层1。位于绝缘区 20上面的这些层1、2的部分是多晶的，位于其间的层是单晶的。

然后是(参见图6)掩模-图中未示出-使用掩模进行硼离子注 入，从而位于区20上面的层1、2的部分是重掺杂的p型，使得它 们可以作为基区2的连接区。

然后(参见图7)通过CVD(化学汽相淀积)在半导体本体10 的表面上淀积500nm厚的绝缘氧化物层9。其内设置孔8，在其上通 过CVD施加15nm厚的氮化硅层7A。然后(参见图8)通过CVD淀积 750nm厚的绝缘二氧化硅层7B，使得完全或者(可选择地)部分填 充孔8。

然后(参见图9)通过等离子体蚀刻再次大部分除去绝缘层7B， 再次在绝缘层9中形成孔8，但是现在设置有间隔物7。在该蚀刻工 艺期间，位于孔8外部和内部的氮化物层7A的部分作为蚀刻停止 层，该部分在除去绝缘层7B之后再次通过选择性蚀刻除去。接着， (参见图10)通过(选择性)蚀刻除去间隔物7的部分7B，由此也 减小了绝缘层9的厚度，然后例如通过As离子注入形成发射极区1 的重掺杂部分1A，间隔物7的剩余部分7A作为掩模。

然后(参见图11)通过其部分7A的选择性蚀刻完全除去间隔物 7。接着在大约1000℃进行热处理步骤，持续10秒钟，在这期间激 活发射极区1和基区2的区1A、2A的掺杂原子。然后在半导体本体 的两侧淀积铝的金属层，该层在衬底11的下侧上形成用于集电极区 3的连接导体6，并且在半导体本体10的顶部上由该层分别形成用 于发射极区1和基区2的连接导体4、5。然后准备对该例子中的器 件进行最后的安装并且待用。

本发明不限于给出的例子，因为在本发明的范围内，对于本领域 普通技术人员来说，许多变形和修改都是可能的。例如，不仅可以 在分立的半导体器件中实施本发明，而且可以在集成的半导体器件 例如BICMOS(双极型互补金属氧化物半导体)IC(集成电路)中等同 地实施。本发明的措施不仅可以分布于单个部件中——分立的或者 不是分立的——而且还可以分布于两个以上的分离部件中。在这种 情况下，例如，分离(例如分立)的肖特基二极管存在或者安装于 (例如分立的)具有包括锗的基区的异质结(npn)双极型晶体管的 旁边。然后通过以类似于上述例子的方式，在分离的部件之间提供 电连接而产生本发明的效果。如果两个分离的部件是分立的部件， 那么例如可以通过导线形成电连接。

此外，注意到代替STI绝缘区，还可以通过LOCOS(硅的局部氧 化)技术得到绝缘区。根据本发明的器件结构除了包括基本上完全 平坦的表面之外，还可以包括一个或者多个台面状部分。通过在发 射极、基极和集电极中实现想要的带隙变化得到了另一种变型，这 并不通过相对于集电极区(或者发射极区)减小基区的带隙，而是 通过实际上增加后面的一个区或者多个区的带隙。集电极区(和发 射极区)例如可以包括碳化硅，基区包括硅。而且与单晶硅同时使 用其带隙比单晶硅低的多晶硅提供了可比较的可能性。这意味着本 发明可以应用于基极(B)中具有窄带隙的材料、和集电极(C)中 具有宽带隙的材料、和/或发射极(E)中具有宽带隙的材料的所有 组合，即E/B/C/Si/SiGe/Si或者SiGe/SiGe/Si或者Si/Si/SiC或 者SiC/Si/SiC等。

对于根据本发明的方法，变化和修改都是可能的。例如，可以选 择通过由重掺杂的多晶硅层的扩散或者通过由所谓的PSG(磷硅酸盐 玻璃)层的扩散形成发射极区的重掺杂部分。在前者的情况下，则 所用的层还可以作为发射极区的连接导体，更具体地说，当扩散之 后，该层整个或者部分转换为硅化物。还可以通过BSG(硼硅酸盐玻 璃)层或者通过VPD(汽相掺杂)形成基区。