包括不同类型的存储单元的半导体器件
阅读：283发布：2020-05-18
专利汇可以提供包括不同类型的存储单元的半导体器件专利检索，专利查询，专利分析的服务。并且一种 半导体 器件包括具有易失性存储区和非易失性存储区的 基板 。易失性存储区包括设置在基板中的单元电容器和连接到单元电容器的单元晶体管。非易失性存储区包括设置在基板上的多个非易失性存储单元。易失性存储区和非易失性存储区被并排设置。，下面是包括不同类型的存储单元的半导体器件专利的具体信息内容。
1.一种半导体器件，包括具有易失性存储区和非易失性存储区的基板，其中所述易失性存储区包括：
单元电容器，在所述基板中；和
单元晶体管，连接到所述单元电容器，
其中所述非易失性存储区具有在所述基板上的多个非易失性存储单元，并且其中所述易失性存储区和所述非易失性存储区是并排的。
2.如权利要求1所述的半导体器件，
其中所述单元电容器在比所述基板的上表面低的水平处，并且
其中所述多个非易失性存储单元在比所述基板的所述上表面高的水平处。
3.如权利要求1所述的半导体器件，
其中所述单元电容器包括：
第一电极，在所述基板中；
第二电极，面对所述第一电极；和
电容器电介质层，在所述第一电极和所述第二电极之间，并且
其中所述第二电极在所述基板中的电容器沟槽中。
4.如权利要求3所述的半导体器件，
其中所述电容器沟槽从所述基板的上表面朝向所述基板的内部设置，并且其中所述电容器沟槽具有大于水平宽度的高度。
5.如权利要求3所述的半导体器件，其中所述第一电极的下表面在比所述电容器沟槽的底部低的水平处。
6.如权利要求3所述的半导体器件，
其中所述基板包括：
第一阱，与所述基板的上表面相邻；
第二肼，在比所述第一肼的水平低的水平处；和
第三肼，在比所述第二肼的水平低的水平处，
其中所述第二肼在所述第一肼和所述第三肼之间，
其中所述第一阱和所述第三阱含有第一导电杂质，并且
其中所述第二阱含有不同于所述第一导电杂质的第二导电杂质。
7.如权利要求6所述的半导体器件，其中所述第一电极的下表面在与所述第二阱的下表面基本上相同的水平处。
8.如权利要求6所述的半导体器件，
其中所述第一电极包括：
内电极，与所述电容器沟槽相邻；和
外电极，围绕所述内电极的外表面，
其中所述电容器电介质层在所述内电极和所述第二电极之间。
9.如权利要求8所述的半导体器件，其中所述电容器沟槽穿过所述第一阱和所述外电极进入所述第三阱中。
10.如权利要求8所述的半导体器件，其中所述内电极的最下端在比所述外电极的下表面低的水平处。
11.如权利要求8所述的半导体器件，其中所述内电极的最下端在比所述第三阱的最上端低的水平处。
12.如权利要求3所述的半导体器件，
其中所述单元晶体管包括：
单元漏极区；
单元源极区，与所述单元漏极区间隔开；和
单元栅电极，在所述单元漏极区和所述单元源极区之间，并且
其中所述单元漏极区连接到所述第二电极。
13.如权利要求12所述的半导体器件，其中所述单元栅电极在所述基板中。
14.如权利要求12所述的半导体器件，其中所述单元栅电极的上表面在比所述基板的上端低的水平处。
15.如权利要求1所述的半导体器件，
其中所述非易失性存储区包括：
多个模层和多个非易失性栅电极，交替地且重复地堆叠在所述基板上；和沟道结构，穿过所述多个模层和所述多个非易失性栅电极，
其中所述沟道结构和所述多个非易失性栅电极构成所述多个非易失性存储单元。
16.如权利要求15所述的半导体器件，其中所述沟道结构包括：
芯图案；
沟道图案，围绕所述芯图案；和
信息存储图案，在所述沟道图案和所述多个非易失性栅电极之间。
17.如权利要求1所述的半导体器件，
其中所述非易失性存储区包括：
多个第一配线，在所述基板上彼此平行；和
多个第二配线，彼此平行并与所述多个第一配线交叉，并且
其中所述多个非易失性存储单元在所述多个第一配线和所述多个第二配线的交叉点处。
18.如权利要求1所述的半导体器件，还包括与所述易失性存储区相邻的外围电路区，其中所述外围电路区具有在所述基板上的外围晶体管。
19.如权利要求18所述的半导体器件，其中所述外围电路区在所述易失性存储区和所述非易失性存储区之间。
20.一种半导体器件，包括：
基板；
易失性存储单元，在所述基板中；和
非易失性存储单元，在所述基板上。
21.如权利要求20所述的半导体器件，其中所述易失性存储单元包括DRAM单元。
22.如权利要求20所述的半导体器件，其中所述非易失性存储单元不与所述易失性存储单元重叠。
23.如权利要求20所述的半导体器件，其中所述非易失性存储单元包括闪存单元、MRAM单元、RRAM单元、FRAM单元、聚合物RAM单元、PRAM单元、或其组合。
24.如权利要求20所述的半导体器件，其中所述非易失性存储单元以重叠的方式在所述易失性存储单元的上部上。
25.一种半导体器件，包括
单元电容器，在比基板的上表面低的水平处；
单元晶体管，连接到所述单元电容器；
多个模层和多个非易失性栅电极，交替地且重复地堆叠在所述基板上；以及沟道结构，穿过所述多个模层和所述多个非易失性栅电极，
其中所述沟道结构和所述多个非易失性栅电极构成多个非易失性存储单元，其中所述单元电容器包括：
第一电极，在所述基板中；
第二电极，面对所述第一电极；以及
电容器电介质层，在所述第一电极和所述第二电极之间，
其中所述第二电极在所述基板中的电容器沟槽中。
包括不同类型的存储单元的半导体器件
技术领域
[0001] 本发明构思涉及具有两种或更多种不同类型的存储单元的半导体器件及其形成方法。
背景技术
[0002] 多种电子设备使用非易失性存储器件和易失性存储器件。用于将非易失性存储器件和易失性存储器件安装在印刷电路板(PCB)上并通过引线将存储器件连接到PCB的技术在更高的集成度和/或更快的操作方面面临限制。
发明内容
[0003] 本发明构思旨在提供一种有利于更高的集成度和/或更快的操作的半导体器件。
[0004] 此外，本发明构思旨在提供一种形成半导体器件的方法，该方法有利于更高的集成度和/或更快的操作。
[0005] 根据本发明构思的示例实施方式的半导体器件包括具有易失性存储区和非易失性存储区的基板。易失性存储区包括设置在基板中的单元电容器和连接到单元电容器的单元晶体管。非易失性存储区包括设置在基板上的多个非易失性存储单元。易失性存储区和非易失性存储区被并排设置。
[0006] 根据本发明构思的示例实施方式的半导体器件包括设置在基板中的易失性存储单元和设置在基板上的非易失性存储单元。
[0007] 根据本发明构思的示例实施方式的半导体器件包括设置在比基板的上表面低的水平处的单元电容器。单元晶体管连接到单元电容器。多个模层和多个非易失性栅电极交替地且重复地堆叠在基板上。半导体器件包括穿过所述多个模层和所述多个非易失性栅电极的沟道结构。沟道结构和所述多个非易失性栅电极构成多个非易失性存储单元。单元电容器包括设置在基板中的第一电极、面对第一电极的第二电极、以及设置在第一电极和第二电极之间的电容器电介质层。第二电极设置在基板中的电容器沟槽中。
[0008] 根据本发明构思的示例实施方式的半导体器件包括具有易失性存储区和非易失性存储区的基板。易失性存储区包括设置在基板上的单元电容器和连接到单元电容器的单元晶体管。非易失性存储区包括：多个模层和多个非易失性栅电极，交替地且重复地堆叠在基板上；和沟道结构，穿过所述多个模层和所述多个非易失性栅电极。易失性存储区和非易失性存储区被并排设置。附图说明
[0009] 通过参照附图详细描述本发明构思的示例实施方式，本发明构思的以上和其它的目的、特征和优点对于本领域普通技术人员将变得更加明显，附图中：
[0010] 图1和图2是用于示出根据本发明构思的示例实施方式的半导体器件的剖视图；
[0011] 图3是用于示出根据本发明构思的示例实施方式的半导体器件的局部剖视图；
[0012] 图4和图5是具体示出图1的一部分的放大局部图；
[0013] 图6至图8是示出根据本发明构思的示例实施方式的半导体器件的配置的布局；
[0014] 图9是示出根据本发明构思的示例实施方式的半导体器件的配置的剖视图；
[0015] 图10是示出根据本发明构思的示例实施方式的半导体器件的配置的布局；
[0016] 图11是示出根据本发明构思的示例实施方式的半导体器件的配置的剖视图；
[0017] 图12至图15是示出根据本发明构思的示例实施方式的半导体器件的一部分的剖视图；以及
[0018] 图16和图17是用于描述根据本发明构思的示例实施方式的形成半导体器件的方法的剖视图。
具体实施方式
[0019] 图1和图2是用于示出根据本发明构思的示例实施方式的半导体器件的剖视图。
[0020] 参照图1，半导体器件可以包括易失性存储区30、外围电路区(Peri)50和非易失性存储区(NVM)70。在示例实施方式中，易失性存储区30、外围电路区50和非易失性存储区70可以并排设置从而不彼此重叠。外围电路区50可以设置在易失性存储区30和非易失性存储区70之间。易失性存储区30可以包括易失性存储单元，诸如DRAM单元、SRAM单元或其组合。外围电路区50可以包括逻辑电路诸如控制器、系统存储器诸如SRAM单元、或其组合。外围电路区50可以电连接到易失性存储区30和非易失性存储区70。非易失性存储区70可以包括非易失性存储单元，诸如闪存单元、MRAM单元、RRAM单元、FRAM单元、聚合物RAM单元、PRAM单元或其组合。在一个实施方式中，非易失性存储区70可以包括VNAND、3D非易失性存储器、X点存储器、或其组合。
[0021] 在示例实施方式中，半导体器件可以包括基板21、器件隔离层23、层间绝缘层25、中间配线27、接触插塞28、第一电极31、第一电容器电介质层32、第二电极33、第一阱35、单元栅电极37、单元栅极电介质层38、栅极覆盖图案39、单元源极区41、单元漏极区42、外围源极区51、外围漏极区52、外围栅电极57、多个模层71、多个柱78、多个非易失性栅电极G1至Gn、选择栅电介质层79、杂质区80、间隔物81、源极线82、第一上绝缘层83、第二上绝缘层84、第三上绝缘层85以及上配线91、92、93和94。所述多个柱78中的每个可以包括半导体图案72、沟道结构76和/或导电垫77。沟道结构76可以包括信息存储图案73、沟道图案74和芯图案75。
[0022] 第一电极31、第一电容器电介质层32、第二电极33、第一阱35、单元栅电极37、单元栅极电介质层38、栅极覆盖图案39、单元源极区41和/或单元漏极区42可以形成在易失性存储区30中。第一电极31、第一电容器电介质层32和第二电极33可以构成第一单元电容器30C。第一单元电容器30C可以形成在基板21中。第一单元电容器30C可以形成在比基板21的上表面低的水平处。第一电容器电介质层32和第二电极33可以形成在从基板21的上表面朝向基板21的内部形成的电容器沟槽30T中。电容器沟槽30T可以具有大于水平宽度的高度。
第一电极31的下表面可以形成在比电容器沟槽30T的底部低的水平处。第一电极31和第二电极33可以彼此面对。第一电容器电介质层32可以插设在第一电极31和第二电极33之间。
第一单元电容器30C可以被称为沟槽电容器。
第一电极31的下表面可以形成在比电容器沟槽30T的底部低的水平处。第一电极31和第二电极33可以彼此面对。第一电容器电介质层32可以插设在第一电极31和第二电极33之间。
第一单元电容器30C可以被称为沟槽电容器。
[0023] 第一阱35、单元栅电极37、单元栅极电介质层38、单元源极区41和单元漏极区42可以构成单元晶体管CTR。单元晶体管CTR可以形成在基板21中。单元源极区41和单元漏极区42可以彼此间隔开。单元栅电极37可以设置在单元源极区41和单元漏极区42之间。单元栅电极37的上表面可以形成在比基板21的上端低的水平处。单元晶体管CTR可以对应于凹陷沟道晶体管。
[0024] 在示例实施方式中，单元晶体管CTR可以形成在基板21内和/或在基板21上。单元晶体管CTR可以包括finFET、平面晶体管、垂直晶体管、纳米线晶体管、多桥沟道晶体管、3D晶体管、或其组合。
[0025] 第一电极31可以对应于板节点。第二电极33可以对应于存储节点。第二电极33可以连接到单元漏极区42。第一单元电容器30C可以连接到单元晶体管CTR。第一单元电容器30C和单元晶体管CTR可以构成DRAM单元。第一单元电容器30C和单元晶体管CTR可以对应于易失性存储单元。在示例实施方式中，第一单元电容器30C可以被称为单元电容器。第一电容器电介质层32可以被称为电容器电介质层。
[0026] 外围源极区51、外围漏极区52和/或外围栅电极57可以形成在外围电路区50中。外围源极区51、外围漏极区52和外围栅电极57可以构成外围晶体管PTR。外围晶体管PTR可以被解释为平面晶体管。在示例实施方式中，外围晶体管PTR可以包括finFET、凹陷沟道晶体管、垂直晶体管、纳米线晶体管、多桥晶体管、3D晶体管、或其组合。
[0027] 多个模层71、多个柱78、多个非易失性栅电极G1至Gn、选择栅极电介质层79、杂质区80、间隔物81和/或源极线82可以形成在非易失性存储区70中。所述多个模层71可以与所述多个非易失性栅电极G1至Gn交替地堆叠。所述多个模层71和所述多个非易失性栅电极G1至Gn的配置可以被解释为交替地且重复地堆叠的绝缘层和电极。第一非易失性栅电极G1可以对应于接地选择线(GSL)。第二非易失性栅电极G2至第(n-2)非易失性栅电极Gn-2中的每个可以对应于控制栅极线。第(n-1)非易失性栅电极Gn-1和第n非易失性栅电极Gn中的每个可以对应于串选择线SSL或漏极选择线DSL。杂质区80可以对应于公共源极区。
[0028] 所述多个柱78中的每个可以穿过所述多个模层71和所述多个非易失性栅电极G1至Gn而与基板21接触。沟道结构76可以形成在半导体图案72上。导电垫77可以形成在沟道结构76上。第二非易失性栅电极G2至第(n-2)非易失性栅电极Gn-2和沟道结构76可以构成多个非易失性存储单元NVC。所述多个非易失性存储单元NVC可以形成在比基板21的上表面高的水平处。第一上绝缘层83、第二上绝缘层84和第三上绝缘层85可以顺序地形成在所述多个模层71上。源极线82可以穿过第一上绝缘层83、所述多个模层71和所述多个非易失性栅电极G1至Gn形成为与杂质区80接触。间隔物81可以围绕源极线82的侧表面。所述多个非易失性存储单元NVC中的每个可以对应于VNAND单元。
[0029] 层间绝缘层25可以覆盖基板21的易失性存储区30和外围电路区50。中间配线27和接触插塞28可以形成在层间绝缘层25、第一上绝缘层83、第二上绝缘层84和第三上绝缘层85中。上配线91、92、93和94可以包括第一上配线91、第二上配线92、第三上配线93和第四上配线94。
[0030] 第一上配线91可以经由接触插塞28和中间配线27连接到第一电极31。第二上配线92可以经由接触插塞28和中间配线27连接到单元源极区41。在一实施方式中，第二上配线
92可以经由第三上配线93电连接到第四上配线94。第二上配线92可以对应于或连接到易失性存储器的位线。第三上配线93可以经由接触插塞28和中间配线27连接到外围漏极区52。
第四上配线94可以经由接触插塞28和中间配线27连接到导电垫77。第四上配线94可以经由第三上配线93电连接到第二上配线92。第四上配线94可以对应于非易失性存储器的位线。
92可以经由第三上配线93电连接到第四上配线94。第二上配线92可以对应于或连接到易失性存储器的位线。第三上配线93可以经由接触插塞28和中间配线27连接到外围漏极区52。
第四上配线94可以经由接触插塞28和中间配线27连接到导电垫77。第四上配线94可以经由第三上配线93电连接到第二上配线92。第四上配线94可以对应于非易失性存储器的位线。
[0031] 第一单元电容器30C和所述多个非易失性存储单元NVC可以设置在不同的水平处，并可以布置为在水平和/或垂直方向上彼此不重叠。因此，可以实现有利于更高速度的操作并更易于高度集成的半导体器件。
[0032] 参照图2，多个阱22、31W和35可以形成在基板21中。所述多个阱22、31W和35可以包括第一阱35、第二阱31W和第三阱22。第二阱31W可以包含与第一阱35和第三阱22的杂质的导电类型不同的导电类型的杂质。外围源极区51和外围漏极区52可以形成在外围电路区50的第一阱35中。杂质区80可以形成在非易失性存储区70的第一阱35中。
[0033] 第三阱22可以通过将第一导电杂质注入到易失性存储区30、外围电路区50和非易失性存储区70中的基板21中来形成。第二阱31W可以通过将第二导电杂质注入到外围电路区50和非易失性存储区70中的基板21中来形成。第一电极31可以通过将第二导电杂质注入到易失性存储区30中的基板21中来形成。同时，第一电极31可以使用与第二阱31W相同的离子注入工艺形成。第一电极31的下表面可以形成在与第二阱31W的下表面基本上相同的水平处。第二阱31W和第一电极31可以设置在第三阱22上。
[0034] 第一阱35可以通过将第一导电杂质注入到易失性存储区30、外围电路区50和非易失性存储区70中的基板21中来形成。第一阱35可以设置在第二阱31W和第一电极31上。第二阱31W和第一电极31可以布置在第三阱22和第一阱35之间。第二导电杂质可以与第一导电杂质不同。例如，第一导电杂质可以包括P型杂质，第二导电杂质可以包括N型杂质。
[0035] 在一示例实施方式中，第三阱22可以包含与基板21的导电类型相同的导电类型的杂质。可以省略第三肼22。用于形成第一电极31的离子注入工艺可以包括与用于形成第二阱31W的离子注入工艺不同的离子注入工艺。
[0036] 图3是用于示出根据本发明构思的示例实施方式的半导体器件的局部剖视图。
[0037] 参照图3，半导体器件可以包括沟槽间隔物30S、第一电极31、第一电容器电介质层32和/或第二电极33。第一电极31可以包括内电极31A和外电极31B。电容器沟槽30T可以穿过第一阱35和外电极31B进入到第三阱22中。沟槽间隔物30S可以形成在电容器沟槽30T的上侧壁上。内电极31A可以形成在电容器沟槽30T的侧壁和底部上。内电极31A可以与电容器沟槽30T相邻地形成。第一电容器电介质层32和第二电极33可以设置在电容器沟槽30T中。
第一电极31、第一电容器电介质层32和第二电极33可以构成第一单元电容器30C。
第一电极31、第一电容器电介质层32和第二电极33可以构成第一单元电容器30C。
[0038] 内电极31A可以形成在比沟槽间隔物30S低的水平处。内电极31A可以围绕第二电极33的侧表面和下表面。第一电容器电介质层32可以插设在内电极31A和第二电极33之间。第二电极33的最下端可以形成在比第三阱22的最上端低的水平处。内电极31A的最下端可以形成在比第三阱22的最上端低的水平处。外电极31B可以围绕内电极31A的外表面。外电极31B可以与内电极31A直接接触。内电极31A的最下端可以形成在比外电极31B的下表面低的水平处。
[0039] 沟槽间隔物30S可以包含绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、低K电介质材料、高K电介质材料或其组合。外电极31B可以通过注入与第三阱22的杂质的导电类型不同的导电类型的杂质来形成。内电极31A可以包括金属硅化物层、金属层、导电碳层、具有与外电极31B相同的导电类型的杂质的半导体层、或其组合。
[0040] 图4和图5是具体地示出图1的一部分的局部放大图。
[0041] 参照图4，沟道结构76可以包括围绕芯图案75的沟道图案74和设置在沟道图案74和第二非易失性栅电极G2至第n非易失性栅电极Gn之间的信息存储图案73。信息存储图案73可以包括隧道绝缘层73A、围绕隧道绝缘层73A的外部的电荷存储层73B、以及围绕电荷存储层73B的外部的第一阻挡层73C。可以提供插设在第一阻挡层73C和第二非易失性栅电极G2至第n非易失性栅电极Gn之间的第二阻挡层73D以覆盖第二非易失性栅电极G2至第n非易失性栅电极Gn的上表面和下表面。
[0042] 参照图5，信息存储图案73可以包括隧道绝缘层73A、围绕隧道绝缘层73A的外部的电荷存储层73B、以及围绕电荷存储层73B的外部的第一阻挡层73C。
[0043] 图6至图8是示出根据本发明构思的示例实施方式的半导体器件的配置的布局。在示例实施方式中，图1和图2是示出图6的部分的剖视图。
[0044] 参照图6，易失性存储区30、外围电路区50和非易失性存储区70可以在基板21内和/或在基板21上二维地彼此相邻地布置。例如，外围电路区50可以设置在易失性存储区30和非易失性存储区70之间。易失性存储区30、外围电路区50和非易失性存储区70可以设置为在垂直方向上彼此不重叠。易失性存储区30、外围电路区50和非易失性存储区70可以并排设置。在一实施方式中，易失性存储区30可以设置在比非易失性存储区70小的区域中。外围电路区50可以设置在比易失性存储区30大的区域中且在比非易失性存储区70小的区域中。
[0045] 参照图7，非易失性存储区70可以设置为围绕易失性存储区30的三个表面。外围电路区50可以设置在易失性存储区30和非易失性存储区70之间。
[0046] 参照图8，易失性存储区30可以设置为围绕非易失性存储区70的两个表面。外围电路区50可以设置在易失性存储区30和非易失性存储区70之间。
[0047] 图9是示出根据本发明构思的示例实施方式的半导体器件的配置的剖视图。
[0048] 参照图9，易失性存储区30可以设置在与非易失性存储区70的水平不同的水平处。在一示例实施方式中，易失性存储区30中的易失性存储单元可以形成在基板21中。易失性存储区30中的易失性存储单元可以形成在比基板21的上表面21S低的水平处。非易失性存储区70中的非易失性存储单元可以形成在基板21上。非易失性存储区70中的非易失性存储单元可以形成在比基板21的上表面21S高的水平处。外围电路区50可以设置在基板21内和/或在基板21上。易失性存储区30、外围电路区50和非易失性存储区70可以设置为彼此不重叠。
[0049] 在一示例实施方式中，外围电路区50可以包括易失性存储控制器和非易失性存储控制器。例如，易失性存储控制器可以包括DRAM控制器，非易失性存储控制器可以包括VNAND控制器。在一示例实施方式中，易失性存储控制器和非易失性存储控制器可以设置在基板21外面并可以电连接到易失性存储区30、外围电路区50和非易失性存储区70。
[0050] 图10是示出根据本发明构思的示例实施方式的半导体器件的配置的布局。
[0051] 参照图10，易失性存储区30和外围电路区50可以在基板21内和/或在基板21上二维地彼此相邻地布置。非易失性存储区70可以以重叠的方式设置在易失性存储区30和外围电路区50上。
[0052] 图11是示出根据本发明构思的示例实施方式的半导体器件的配置的剖视图。
[0053] 参照图11，易失性存储区30和外围电路区50可以在基板21内和/或在基板21上彼此相邻地布置。易失性存储区30中的易失性存储单元可以形成在比基板21的上表面21S低的水平处。外围电路区50可以设置在基板21内和/或在基板21上。非易失性存储区70可以以重叠的方式设置在易失性存储区30和外围电路区50上。非易失性存储区70中的非易失性存储单元可以以重叠的方式设置在外围电路区50和易失性存储区30中的易失性存储单元上。
[0054] 在一示例实施方式中，外围电路区50可以包括易失性存储控制器和非易失性存储控制器。例如，易失性存储控制器可以包括DRAM控制器，非易失性存储控制器可以包括VNAND控制器。在一示例实施方式中，易失性存储控制器和非易失性存储控制器可以设置在基板21外面并可以电连接到易失性存储区30、外围电路区50和非易失性存储区70。
[0055] 图12至图15是示出根据本发明构思的示例实施方式的半导体器件的一部分的剖视图。
[0056] 参照图12，半导体器件可以包括易失性存储区30、外围电路区50和非易失性存储区70。半导体器件可以包括基板21、器件隔离层23、第一层间绝缘层25A、第二层间绝缘层25B、第三层间绝缘层25C、中间配线27、接触插塞28、第一电极31、第一电容器电介质层32、第二电极33、第一阱35、单元栅电极37、单元栅极电介质层38、栅极覆盖图案39、单元源极区
41、单元漏极区42、外围源极区51、外围漏极区52、外围栅电极57、多个模制层71、多个柱78、多个非易失性栅电极G1至Gn、杂质区80、源极图案80S、间隔物81、源极线82、第一上绝缘层
83、第二上绝缘层84、第三上绝缘层85和/或上配线91、92、93和94。每个柱78可以包括沟道结构76和导电垫77。沟道结构76可以包括信息存储图案73、沟道图案74和芯图案75。
41、单元漏极区42、外围源极区51、外围漏极区52、外围栅电极57、多个模制层71、多个柱78、多个非易失性栅电极G1至Gn、杂质区80、源极图案80S、间隔物81、源极线82、第一上绝缘层
83、第二上绝缘层84、第三上绝缘层85和/或上配线91、92、93和94。每个柱78可以包括沟道结构76和导电垫77。沟道结构76可以包括信息存储图案73、沟道图案74和芯图案75。
[0057] 第一层间绝缘层25A可以覆盖基板21的易失性存储区30和外围电路区50。第二层间绝缘层25B可以形成在第一层间绝缘层25A上。源极图案80S可以形成在第二层间绝缘层25B上。源极图案80S可以包含导电材料，诸如多晶硅、金属、金属氧化物、金属氮化物、金属硅化物、导电碳、或其组合。所述多个模层71和所述多个非易失性栅电极G1至Gn可以交替地且重复地堆叠在源极图案80S上。沟道结构76可以穿过所述多个模层71和所述多个非易失性栅电极G1至Gn。沟道图案74可以与源极图案80S直接接触。
[0058] 杂质区80可以形成在源极图案80S中。杂质区80和源极图案80S可以对应于公共源极区。可以省略杂质区80。源极线82可以与源极图案80S直接接触。
[0059] 第一单元电容器30C和单元晶体管CTR可以构成易失性存储单元。非易失性存储区70可以与易失性存储区30和外围电路区50重叠。非易失性存储区70中的非易失性存储单元可以以重叠的方式设置在易失性存储区30中的易失性存储单元上和在外围电路区50中的外围晶体管PTR上。
[0060] 参照图13，半导体器件可以包括易失性存储区30、外围电路区50和非易失性存储区70。半导体器件可以包括基板21、器件隔离层23、第一层间绝缘层25A、第三层间绝缘层25C、中间配线27、接触插塞28、第一电极31、第一电容器电介质层32、第二电极33、第一阱
35、单元栅电极37、单元栅极电介质层38、栅极覆盖图案39、单元源极区41、单元漏极区42、外围源极区51、外围漏极区52、外围栅电极57、多个第一配线175、多个第二配线177、多个开关器件183、多个非易失性存储单元185和/或上配线91、92和93。
35、单元栅电极37、单元栅极电介质层38、栅极覆盖图案39、单元源极区41、单元漏极区42、外围源极区51、外围漏极区52、外围栅电极57、多个第一配线175、多个第二配线177、多个开关器件183、多个非易失性存储单元185和/或上配线91、92和93。
[0061] 非易失性存储区70可以以重叠的方式设置在易失性存储区30和外围电路区50上。非易失性存储区70中的非易失性存储单元185可以以重叠的方式设置在易失性存储区30中的易失性存储单元上和在外围电路区50中的外围晶体管PTR上。所述多个第一配线175、所述多个第二配线177、所述多个开关器件183和所述多个非易失性存储单元185可以形成在非易失性存储区70中。所述多个第一配线175、所述多个第二配线177、所述多个开关器件
183和所述多个非易失性存储单元185可以在非易失性存储区70中重复地形成在第一层间绝缘层25A上以具有多层结构。
183和所述多个非易失性存储单元185可以在非易失性存储区70中重复地形成在第一层间绝缘层25A上以具有多层结构。
[0062] 所述多个第一配线175可以彼此平行地设置。所述多个第二配线177可以设置在所述多个第一配线175上以与所述多个第一配线175交叉。所述多个第二配线177可以彼此平行地设置。所述多个开关器件183和所述多个非易失性存储单元185可以形成在所述多个第一配线175和所述多个第二配线177的交叉点处。所述多个非易失性存储单元185中的每个可以串联连接到所述多个开关器件183中的对应的一个。在一示例实施方式中，所述多个开关器件183中的每个可以包括二极管诸如PN二极管。所述多个非易失性存储单元185中的每个可以包括MRAM单元、RRAM单元、FRAM单元、聚合物RAM单元、PRAM单元或其组合。例如，所述多个非易失性存储单元185中的每个可以包括磁隧道结(MTJ)或GeSbTe(GST)图案。
[0063] 参照图14，半导体器件可以包括基板21、器件隔离层23、第一层间绝缘层25A、第二层间绝缘层25B、第三层间绝缘层25C、第五层间绝缘层25E、中间配线27、27A和27L、接触插塞28、28A、28B、第一电极31、第一电容器电介质层32、第二电极33、第一阱35、单元栅电极37、单元栅极电介质层38、栅极覆盖图案39、单元源极区41、单元漏极区42、外围源极区51、外围漏极区52、外围栅电极57、多个模层71、多个柱78、多个非易失性栅电极G1至Gn、杂质区
80、源极图案80S、间隔物81、源极线82、第一上绝缘层83、第二上绝缘层84、第三上绝缘层
85、上配线91、92、93和94、第三电极131、第二电容器电介质层132和/或第四电极133。
80、源极图案80S、间隔物81、源极线82、第一上绝缘层83、第二上绝缘层84、第三上绝缘层
85、上配线91、92、93和94、第三电极131、第二电容器电介质层132和/或第四电极133。
[0064] 第一层间绝缘层25A可以覆盖第一单元电容器30C和单元晶体管CTR。第三层间绝缘层25C可以形成在易失性存储区30的第一层间绝缘层25A上。接触插塞28、28A和28B可以包括位插塞28A和掩埋接触插塞28B。中间配线27、27A和27L可以包括位线27A和着陆垫27L。位线27A和位插塞28A可以设置在第一层间绝缘层25A中。着陆垫27L和掩埋接触插塞28B可以设置在第三层间绝缘层25C中。掩埋接触插塞28B可以穿过第三层间绝缘层25C和第一层间绝缘层25A连接到从单元漏极区42当中选择的一个。
[0065] 第四电极133可以形成在着陆垫27L上。第二电容器电介质层132和第三电极131可以顺序地形成在第四电极133上。第四电极133、第二电容器电介质层132和第三电极131可以构成第二单元电容器130C。第五层间绝缘层25E可以形成在第二单元电容器130C上。第二单元电容器130C可以设置在与非易失性存储单元NVC相同的水平处。
[0066] 在一示例实施方式中，第四电极133可以包括柱形、圆柱形、“L”形或其组合。
[0067] 参照图15，器件隔离层23、第一电极31、第一电容器电介质层32、第二电极33、第一阱35、单元栅电极37、单元栅极电介质层38、栅极覆盖图案39、单元源极区41和/或单元漏极区42可以设置在易失性存储区30的基板21中。第一层间绝缘层25A可以覆盖第一单元电容器30C和单元晶体管CTR。第三层间绝缘层25C可以形成在第一层间绝缘层25A上。位线27A和位插塞28A可以设置在第一层间绝缘层25A中。着陆垫27L和掩埋接触插塞28B可以设置在第三层间绝缘层25C中。掩埋接触插塞28B可以穿过第三层间绝缘层25C和第一层间绝缘层25A连接到第二电极33以及从单元漏极区42中选择的一个。
[0068] 第四电极133可以形成在着陆垫27L上。第二电容器电介质层132和第三电极131可以顺序地形成在第四电极133上。第四电极133、第二电容器电介质层132和第三电极131可以构成第二单元电容器130C。第二单元电容器130C可以形成在第三层间绝缘层25C上的第四层间绝缘层25D中。第五层间绝缘层25E可以形成在第四层间绝缘层25D上。第五层间绝缘层25E可以覆盖第二单元电容器130C。第二单元电容器130C可以设置在与非易失性存储单元NVC相同的水平处。
[0069] 第四电极133可以连接到第二电极33以及从单元漏极区42中选择的一个。第二单元电容器130C、第一单元电容器30C和单元晶体管CTR可以构成DRAM单元。第一单元电容器30C、第二单元电容器130C和单元晶体管CTR可以对应于易失性存储单元。
[0070] 图16和图17是用于示出根据本发明构思的示例实施方式的形成半导体器件的方法的剖视图。
[0071] 参照图16，器件隔离层23、第一电极31、第一电容器电介质层32、第二电极33、第一阱35、单元栅电极37、单元栅极电介质层38、栅极覆盖图案39、单元源极区41和/或单元漏极区42可以形成在具有易失性存储区30、外围电路区50和/或非易失性存储区70的基板21中。
[0072] 基板21可以包括半导体基板，诸如硅晶片或绝缘体上硅(SOI)晶片。例如，基板21可以是包含诸如硼(B)的P型杂质的单晶硅晶片。器件隔离层23可以通过使用沟槽隔离方法形成在基板21中。器件隔离层23的下表面可以形成在比基板21的上端低的水平处。器件隔离层23可以包含绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、低K电介质材料、或其组合。
[0073] 第一电极31可以形成在基板21中。在示例实施方式中，第一电极31可以通过将与基板21的杂质的导电类型不同的导电类型的杂质注入到基板21中来形成。例如，基板21可以包含P型杂质，第一电极31可以包含诸如磷(P)或砷(As)的N型杂质。第一电极31的下表面可以形成在比器件隔离层23的下表面低的水平处。第一电极31的一部分可以暴露在与器件隔离层23的上端和基板21的上端相同的水平处。在一实施方式中，第一电极31可以包含金属硅化物。
[0074] 可以形成穿过第一阱35和第一电极31的电容器沟槽30T。在一实施方式中，电容器沟槽30T可以完全穿过第一阱35并可以部分地穿过第一电极31。第一电容器电介质层32可以形成在电容器沟槽30T的底部和侧壁上。电容器电介质层32可以与第一电极31和第一阱35直接接触。电容器电介质层32可以包含绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、高K电介质材料、或其组合。
[0075] 第一电容器电介质层32和第二电极33可以形成在电容器沟槽30T中。第二电极33可以填充电容器沟槽30T。第一电容器电介质层32可以插设在第一电极31和第二电极33之间。第二电极33可以与单元漏极区42接触。第二电极33的下端可以形成在比第一电极31的上表面低的水平处。第二电极33的下端可以形成在比第一阱35的下表面和器件隔离层23的下表面低的水平处。第二电极33可以包含导电材料，诸如多晶硅、金属、金属氧化物、金属氮化物、金属硅化物、导电碳、或其组合。
[0076] 第一阱35可以形成在基板21中且在第一电极31上。第一阱35可以包含与第一电极31的导电类型不同的导电类型的杂质。第一阱35可以包含与基板21的杂质的导电类型相同的导电类型的杂质。单元栅电极37可以形成在基板21中。单元栅电极37可以形成在第一阱
35中。单元栅电极37的上表面可以形成在比基板21的上端低的水平处。单元栅电极37可以包含导电材料，诸如金属、金属氧化物、金属氮化物、金属硅化物、多晶硅、导电碳、或其组合。单元栅极电介质层38可以形成在单元栅电极37和第一阱35之间。单元栅极电介质层38可以包含绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、高K电介质材料、或其组合。栅极覆盖图案39可以覆盖单元栅电极37。栅极覆盖图案39可以包含绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、低K电介质材料、或其组合。
35中。单元栅电极37的上表面可以形成在比基板21的上端低的水平处。单元栅电极37可以包含导电材料，诸如金属、金属氧化物、金属氮化物、金属硅化物、多晶硅、导电碳、或其组合。单元栅极电介质层38可以形成在单元栅电极37和第一阱35之间。单元栅极电介质层38可以包含绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、高K电介质材料、或其组合。栅极覆盖图案39可以覆盖单元栅电极37。栅极覆盖图案39可以包含绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、低K电介质材料、或其组合。
[0077] 单元源极区41和单元漏极区42可以形成在与单元栅电极37相邻的第一阱35中。单元源极区41和单元漏极区42可以包含与第一阱35的杂质的导电类型不同的导电类型的杂质。例如，单元源极区41和单元漏极区42可以包含N型杂质。单元源极区41的下端和单元漏极区42的下端可以形成在比单元栅电极37的下端高的水平处。单元源极区41的上端和单元漏极区42的上端可以形成在比单元栅电极37的上端高的水平处。单元漏极区42可以连接到第二电极33。
[0078] 在一示例实施方式中，基板21的上端、器件隔离层23的上端、第二电极33的上端、栅极覆盖图案39的上端、单元源极区41的上端和单元漏极区42的上端可以在基本上相同的平面上暴露。
[0079] 参照图17，层间绝缘层25、中间配线27、接触插塞28、外围源极区51、外围漏极区52、外围栅电极57、多个模层71、多个柱78、多个非易失性栅电极G1至Gn、选择栅极电介质层
79、杂质区80、间隔物81、源极线82、第一上绝缘层83、第二上绝缘层84和第三上绝缘层85可以形成在基板21上。所述多个柱78中的每个可以包括半导体图案72、沟道结构76和导电垫
77。沟道结构76可以包括信息存储图案73、沟道图案74和/或芯图案75。
79、杂质区80、间隔物81、源极线82、第一上绝缘层83、第二上绝缘层84和第三上绝缘层85可以形成在基板21上。所述多个柱78中的每个可以包括半导体图案72、沟道结构76和导电垫
77。沟道结构76可以包括信息存储图案73、沟道图案74和/或芯图案75。
[0080] 外围栅电极57可以形成在外围电路区50中的基板21上。外围栅电极57可以包含导电材料，诸如金属、金属氧化物、金属氮化物、金属硅化物、多晶硅、导电碳、或其组合。外围源极区51和外围漏极区52可以形成在外围电路区50中的基板21中。外围源极区51和外围漏极区52可以在外围栅电极57的两侧彼此相邻地形成。外围源极区51和外围漏极区52可以包含与基板21的杂质的导电类型不同的导电类型的杂质。
[0081] 所述多个非易失性栅电极G1至Gn可以顺序堆叠在非易失性存储区70中的基板21上。所述多个模层71可以形成在第一非易失性栅电极G1和基板21之间、在第一非易失性栅电极G1至第n非易失性栅电极Gn之间、以及在第n非易失性栅电极Gn上。所述多个非易失性栅电极G1至Gn中的每个可以包含导电材料，诸如金属、金属氧化物、金属氮化物、金属硅化物、多晶硅、导电碳、或其组合。所述多个模层71可以包含绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、硅氧碳氮化物(SiOCN)、低K电介质材料、或其组合。
[0082] 所述多个柱78中的每个可以穿过所述多个模层71和所述多个非易失性栅电极G1至Gn连接到基板21。半导体图案72可以设置在基板21上并与基板21直接接触。半导体图案72可以通过使用选择性外延生长(SEG)工艺来形成。在一实施方式中，半导体图案72可以包含具有P型杂质的单晶硅。半导体图案72的上端可以形成在第一非易失性栅电极G1和第二非易失性栅电极G2之间。选择栅极电介质层79可以形成在半导体图案72和第一非易失性栅电极G1之间。选择栅极电介质层79可以包含绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、高K电介质材料、或其组合。
[0083] 沟道结构76可以形成在半导体图案72上。芯图案75可以包含绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、或其组合。在一实施方式中，芯图案75可以包含多晶硅。沟道图案74可以围绕芯图案75的侧表面和下部。沟道图案74可以包括半导体层诸如多晶硅层。沟道图案74可以与半导体图案72直接接触。信息存储图案73可以形成为围绕沟道图案74的外部。
[0084] 在一示例实施方式中，如图4和图5所示，信息存储图案73可以包括隧道绝缘层73A、围绕隧道绝缘层73A的外部的电荷存储层73B、以及围绕电荷存储层73B的外部的第一阻挡层73C。信息存储图案73可以包括多个绝缘层，诸如硅氧化物、硅氮化物、硅氮氧化物、高K电介质材料、或其组合。在一示例实施方式中，隧道绝缘层73A可以包含硅氧化物，电荷存储层73B可以包含硅氮化物，第一阻挡层73C可以包含铝氧化物(AlO)。
[0085] 在一示例实施方式中，如图4所示，可以形成第二阻挡层73D。第二阻挡层73D可以插设在第一阻挡层73C和第二非易失性栅电极G2至第n非易失性栅电极Gn之间以覆盖第二非易失性栅电极G2至第n非易失性栅电极Gn的上表面和下表面。第二阻挡层73D可以包含绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、高K电介质材料或其组合。
[0086] 导电垫77可以形成在沟道结构76上。导电垫77的下端可以形成在比第n非易失性栅电极Gn的上端高的水平处。导电垫77可以与沟道图案74直接接触。导电垫77可以包含导电材料，诸如多晶硅、金属、金属氧化物、金属氮化物、金属硅化物、导电碳、或其组合。第一上绝缘层83可以覆盖柱78和模层71。
[0087] 杂质区80可以形成在柱78之间的基板21中。杂质区80可以包含与基板21的杂质的导电类型不同的导电类型的杂质。例如，杂质区80可以包含N型杂质诸如磷(P)或砷(As)。
[0088] 源极线82可以穿过第一上绝缘层83、模层71和非易失性栅电极G1至Gn而与杂质区80接触。间隔物81可以围绕源极线82的侧表面。源极线82可以包含导电材料，诸如金属、金属硅化物、金属氧化物、金属氮化物、多晶硅、导电碳、或其组合。间隔物81可以包括绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、高K电介质材料、低K电介质材料、或其组合。
[0089] 第二上绝缘层84和第三上绝缘层85可以顺序地形成在第一上绝缘层83上。层间绝缘层25可以覆盖基板21的易失性存储区30和外围电路区50。中间配线27和接触插塞28可以形成在层间绝缘层25、第一上绝缘层83、第二上绝缘层84和第三上绝缘层85中。层间绝缘层25、第一上绝缘层83、第二上绝缘层84和第三上绝缘层85可以包含绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、硅氧碳氮化物(SiOCN)、低K电介质材料、或其组合。中间配线27和接触插塞28可以包含导电材料，诸如金属、金属硅化物、金属氧化物、金属氮化物、多晶硅、导电碳、或其组合。
[0090] 再次参照图1，上配线91、92、93和94可以形成在层间绝缘层25和第三上绝缘层85上。上配线91、92、93和94可以包含导电材料，诸如金属、金属硅化物、金属氧化物、金属氮化物、多晶硅、导电碳、或其组合。
[0091] 已经发展了使用诸如VNAND的非易失性存储器的大容量存储装置。大容量存储装置需要具有比非易失性存储器高的操作速度的缓冲存储器，以便提高响应速度。DRAM在低的每比特成本和相对高的操作速度方面是有利的，被广泛地用于缓冲存储器中。例如，诸如SSD的存储装置包括安装在印刷电路板(PCB)上的多个VNAND芯片、控制器芯片和DRAM芯片。外部输入数据可以经由控制器芯片临时存储在DRAM芯片中，并且临时存储在DRAM芯片中的数据可以被记录在所述多个VNAND芯片中。使用PCB的技术在操作速度方面是相对不利的，并在减轻、变薄、缩短和最小化存储装置上具有限制。
[0092] 根据本发明构思的示例实施方式，提供了具有形成在比基板的上表面低的水平处的沟槽电容器的易失性存储单元以及形成在比基板的上表面高的水平处的非易失性存储单元。可以顺序地执行形成沟槽电容器的工艺和形成非易失性存储单元的工艺。不同类型的存储单元可以有效地形成在单个基板中。易失性存储单元和非易失性存储单元可以经由外围电路区而彼此连接。可以减少或最小化易失性存储单元和非易失性存储单元之间的信号传输路径。可以实现有利于更高的集成和/或更快的操作的半导体器件。
[0093] 尽管已经参照附图描述了本发明构思的示例实施方式，但是本领域技术人员应当理解，可以进行各种修改，而没有脱离本发明构思的范围并且没有改变其必要的特征。因此，上述示例实施方式应当被认为仅是描述性的，而不是为了限制的目的。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 用于锁相环路的电荷泵装置的方法和电路 | 2020-05-14 | 303 |
| 具有浅位线的薄膜晶体管嵌入式动态随机存取存储器 | 2020-05-15 | 899 |
| 供电装置及其控制电路、受电装置及其控制电路、使用它的电子设备及充电适配器、异常检测方法 | 2020-05-08 | 752 |
| 固态继电器、电力系统和控制电力系统中的电流的方法 | 2020-05-11 | 148 |
| 半导体装置以及其制造方法 | 2020-05-12 | 436 |
| 具有埋入式沟道的双转换增益电路 | 2020-05-17 | 844 |
| 双电源轨共源共栅驱动器 | 2020-05-13 | 610 |
| 应变技术增强负电容器件的结构及制作方法和电子设备 | 2020-05-14 | 374 |
| 半导体装置以及其制造方法 | 2020-05-16 | 489 |
| 包括不同类型的存储单元的半导体器件 | 2020-05-18 | 283 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
QQ群二维码
意见反馈
意见反馈