この出願で言及する実施例は、Ａ／Ｄ変換器（アナログ／デジタル変換器：Analog-to-Digital Converter）に関する。

近年、Ａ／Ｄ変換器として、比較的単純な回路構成で実現することができ、ＣＭＯＳプロセスとの整合性が高く、また、比較的安価に製造可能である逐次比較（ＳＡＲ：Successive Approximation Register）型のＡ／Ｄ変換器が注目されている。

例えば、ＣＭＯＳプロセスの半導体集積回路において、逐次比較型Ａ／Ｄ変換器を作成する場合、スイッチドキャパシタ技術に基づいた電荷再分配と呼ばれる方式が主流である。 これは、ＣＭＯＳプロセスにおいては、理想に近いスイッチを実現することが比較的容易なためである。

ところで、従来、占有面積の低減を図る電荷再分配方式の逐次比較型Ａ／Ｄ変換器、或いは、回路規模を大きくせずに高分解能化を図るＡ／Ｄ変換器といった様々なＡ／Ｄ変換器が提案されている。

前述した電荷再分配方式の逐次比較型Ａ／Ｄ変換器において、例えば、分解能を１ビット向上させるには、スイッチングにより電荷を保持する大容量のキャパシタを設けなければならず、占有面積の大幅な増大を来すことになっている。

一実施形態によれば、複数のキャパシタと、複数のスイッチと、比較回路と、制御回路と、分解能向上部と、を有することを特徴とするＡ／Ｄ変換器が提供される。

前記複数のキャパシタは、アナログの入力信号を受け取り、該入力信号の入力電圧に応じた電荷を蓄積し、前記複数のスイッチは、前記各キャパシタに対して、前記入力電圧および基準電圧を切り替えて印加する。

前記比較回路は、前記複数のスイッチを制御し、前記複数のキャパシタにより電荷再分配を行って逐次比較し、前記制御回路は、前記比較回路の出力を受け取り、前記複数のスイッチを制御してアナログの前記入力信号に対応したデジタルの出力信号を出力する。

前記分解能向上部は、前記比較回路による比較時間を利用し、該比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を規定する。

開示のＡ／Ｄ変換器は、占有面積の大幅な増大を来すことなく、分解能を向上させることができるという効果を奏する。

Ａ／Ｄ変換器の一例を示すブロック図である。

図１のＡ／Ｄ変換器において、分解能を１ビット向上させた場合を示すブロック図である。

本実施例に係るＡ／Ｄ変換器の一例を示すブロック図である。

図３に示すＡ／Ｄ変換器における比較回路の一例を説明するための図である。

図３に示すＡ／Ｄ変換器における比較回路の動作を説明するための図である。

図３に示すＡ／Ｄ変換器における分解能向上部の一例を比較回路と共に示すブロック図である。

図６に示す分解能向上部におけるＴＤＣ回路の一例を示すブロック図である。

図７に示すＴＤＣ回路の動作を説明するための図である。

図６に示す分解能向上部の動作を説明するための図（その１）である。

図６に示す分解能向上部の動作を説明するための図（その２）である。

本実施例に係るＡ／Ｄ変換器におけるＡ／Ｄ変換処理の一例を示すフローチャートである。

まず、Ａ／Ｄ変換器の実施例を詳述する前に、Ａ／Ｄ変換器およびその問題点を図１および図２を参照して説明する。

図１は、Ａ／Ｄ変換器の一例を示すブロック図であり、電荷再分配方式の逐次比較型Ａ／Ｄ変換器を示すもので、分解能が１０ビットで差動駆動のＡ／Ｄ変換器を示している。 図１において、参照符号１１は第１容量回路、１２は第２容量回路、２はコンパレータ（比較回路）、そして、３はＳＡＲ制御回路を示す。

また、参照符号ＣＰ０，ＣＰ１，ＣＰ２，…，ＣＰ１０およびＣＮ０，ＣＮ１，ＣＮ２，…，ＣＮ１０はキャパシタ（容量素子）を示し、さらに、キャパシタに添えられた１Ｃ，１Ｃ，２Ｃ，…５１２Ｃなどの表記は、その容量の相対的な大きさを示す。

さらに、参照符号ＳＷＰ１，ＳＷＰ２，ＳＷＰ３，…，ＳＷＰ１０、ＳＷＮ１，ＳＷＮ２，ＳＷＮ３，…，ＳＷＮ１０、並びに、ＳＷＣＰ，ＳＷＣＮは、それぞれスイッチを示す。

そして、参照符号Ｖrefは所定の基準電圧、ＧＮＤは接地電圧、Ｖin+は差動のアナログ入力信号の一方の信号（第１信号）の電圧、そして、Ｖin-は差動のアナログ入力信号の他方の信号（第２信号）の電圧を示す。

図１に示されるように、Ａ／Ｄ変換器は、第１容量回路１１および第２容量回路１２、比較回路２、並びに、ＳＡＲ制御回路（制御回路：ＳＡＲ ＣＮＴＬ）３を有する。

ここで、第１容量回路１１は、複数のキャパシタＣＰ０，ＣＰ１，ＣＰ２，…，ＣＰ１０を含む第１のキャパシタ、および、複数のスイッチＳＷＰ１，ＳＷＰ２，ＳＷＰ３，…，ＳＷＰ１０およびＳＷＣＰを含む第１スイッチ群を有する。

各キャパシタＣＰ０，ＣＰ１，ＣＰ２，ＣＰ３，…，ＣＰ１０の一端は、比較回路２の一方の入力に接続され、また、他端は、ＣＰ０を除き対応するスイッチＳＷＰ１，ＳＷＰ２，ＳＷＰ３，…，ＳＷＰ１０に接続されている。 ここで、比較回路２の一方の入力は、スイッチＳＷＣＰを介して接地（ＧＮＤ）されている。 なお、この比較回路２の一方の入力の電圧を、Ｖcomp+により表す。

各スイッチＳＷＰ１，ＳＷＰ２，ＳＷＰ３，…，ＳＷＰ１０は、それぞれ第１信号の電圧Ｖin+，基準電圧Ｖrefおよび接地電圧ＧＮＤの何れかを選択して対応するキャパシタＣＰ０，ＣＰ１，ＣＰ２，…，ＣＰ１０の他端に印加するようになっている。 なお、キャパシタＣＰ０の他端は、接地されている。

ここで、キャパシタＣＰ１，ＣＰ２，ＣＰ３，…，ＣＰ１０の容量は、１Ｃ，２Ｃ，４Ｃ，…，５１２Ｃと２の巾乗で増大するように設定されている。 なお、キャパシタＣＰ０は、キャパシタＣＰ１と同じ容量１Ｃに設定されている。

同様に、第２容量回路１２は、複数のキャパシタＣＮ０，ＣＮ１，ＣＮ２，…，ＣＮ１０を含む第２のキャパシタ、および、複数のスイッチＳＷＮ１，ＳＷＮ２，ＳＷＮ３，…，ＳＷＮ１０およびＳＷＣＮを含む第２スイッチ群を有する。

各キャパシタＣＮ０，ＣＮ１，ＣＮ２，ＣＮ３，…，ＣＮ１０の一端は、比較回路２の他方の入力に接続され、また、他端は、ＣＮ０を除き対応するスイッチＳＷＮ１，ＳＷＮ２，ＳＷＮ３，…，ＳＷＮ１０に接続されている。 ここで、比較回路２の他方の入力は、スイッチＳＷＣＮを介して接地されている。 なお、この比較回路２の他方の入力の電圧を、Ｖcomp-により表す。

各スイッチＳＷＮ１，ＳＷＮ２，ＳＷＮ３，…，ＳＷＮ１０は、それぞれ第２信号の電圧Ｖin-，基準電圧Ｖrefおよび接地電圧ＧＮＤの何れかを選択して対応するキャパシタＣＮ０，ＣＮ１，ＣＮ２，…，ＣＮ１０の他端に印加するようになっている。 なお、キャパシタＣＮ０の他端は、接地されている。

ここで、キャパシタＣＮ１，ＣＮ２，ＣＮ３，…，ＣＮ１０の容量は、１Ｃ，２Ｃ，４Ｃ，…，５１２Ｃと２の巾乗で増大するように設定されている。 なお、キャパシタＣＮ０は、キャパシタＣＮ１と同じ容量１Ｃに設定されている。

ＳＡＲ制御回路３は、上述した各スイッチＳＷＰ１，ＳＷＰ２，ＳＷＰ３，…，ＳＷＰ１０、ＳＷＮ１，ＳＷＮ２，ＳＷＮ３，…，ＳＷＮ１０、並びに、ＳＷＣＰ，ＳＷＣＮを制御して、例えば、以下の処理を行う。

すなわち、まず、スイッチＳＷＣＰおよびＳＷＣＮを短絡（オン）してＶcomp+とＶcomp-をＧＮＤに接続し、さらに、スイッチＳＷＰ１〜ＳＷＰ１０でＶin+を選択すると共に、スイッチＳＷＮ１〜ＳＷＮ１０でＶin-を選択する。 これにより、キャパシタＣＰ０〜ＣＰ１０にはＶin+の電荷がチャージされ、また、キャパシタＣＮ０〜ＣＮ１０にはＶin-の電荷がチャージされる。

さらに、スイッチＳＷＣＰおよびＳＷＣＮを開放（オフ）し、スイッチＳＷＰ１〜ＳＷＰ１０およびＳＷＮ１〜ＳＷＮ１０で全てＧＮＤを選択する。 これにより、比較回路２の一方の入力の電圧Ｖcomp+は、Ｖcomp+＝-Ｖin+になり、また、他方の入力の電圧Ｖcomp-は、Ｖcomp-＝-Ｖin-になる。

次に、容量が５１２ＣのキャパシタＣＰ１０，ＣＮ１０に接続されたスイッチＳＷＰ１０，ＳＷＮ１０のみ切り替える。 すなわち、ＳＷＰ１０で基準電圧Ｖrefを選択すると共に、ＳＷＮ１０で基準電圧Ｖrefを選択する。 これにより、Ｖcomp+＝Ｖref／２−Ｖin+になり、また、Ｖcomp-＝Ｖref／２−Ｖin-になる。

これは、キャパシタＣＰ０〜ＣＰ９の容量の合計が５１２Ｃで、キャパシタＣＰ１０の容量である５１２Ｃと等しく、また、キャパシタＣＮ０〜ＣＮ９の容量の合計が５１２Ｃで、キャパシタＣＮ１０の容量である５１２Ｃと等しいためである。

そして、Ｖcomp+＝Ｖref／２−Ｖin+、Ｖcomp-＝Ｖref／２−Ｖin-の状態を比較回路２で判定し、最上位ビット（ＭＳＢ）を求める。 すなわち、Ｖcomp+＜Ｖcomp-のとき、比較回路２の出力（判定結果）Ｄcompは『１』になり、また、Ｖcomp+＞Ｖcomp-のとき、Ｄcompは『０』になる。

さらに、容量が２５６ＣのキャパシタＣＰ９，ＣＮ９に接続されたスイッチＳＷＰ９，ＳＷＮ９のみ切り替える。 まず、前回（ＭＳＢ）の判定結果Ｄcompが『１』のとき、ＳＷＰ９でＶrefを選択すると共に、ＳＷＮ９でＧＮＤを選択する。 これにより、Ｖcomp+＝３Ｖref／４−Ｖin+になり、また、Ｖcomp-＝Ｖref／２−Ｖin-になる。

一方、前回の判定結果Ｄcompが『０』のとき、ＳＷＰ９でＧＮＤを選択すると共に、ＳＷＮ９でＶrefを選択する。 これにより、Ｖcomp+＝Ｖref／２−Ｖin+になり、また、Ｖcomp-＝３Ｖref／４−Ｖin-になる。

また、前回の判定結果に関係なく、Ｖcomp+＜Ｖcomp-のとき、判定結果（上位から２番目のビットの判定結果）Ｄcompは『１』になり、Ｖcomp+＞Ｖcomp-のとき、２番目のビットの判定結果Ｄcompは『０』になる。

そして、スイッチＳＷＰ９，ＳＷＮ９と同様に、容量が１２８Ｃ，６４Ｃ，…，１ＣのキャパシタＣＰ８，ＣＮ８；ＣＰ７，ＣＮ７；…；ＣＰ１，ＣＮ１に接続されたスイッチＳＷＰ８，ＳＷＮ８；ＳＷＰ７，ＳＷＮ７；…；ＳＷＰ１，ＳＷＮ１を順次切り替える。

このように、同様の処理を繰り返して、スイッチＳＷＰ１，ＳＷＮ１の切り替えまで行うことにより、図１に示すＡ／Ｄ変換器では、差動のアナログ入力信号（Ｖin+，Ｖin-）を１０ビットのデジタル信号Ｄoutに変換することができる。

図２は、図１のＡ／Ｄ変換器において、分解能を１ビット向上させた場合を示すブロック図である。 すなわち、図２は、１１ビットの分解能を有する電荷再分配方式の逐次比較型Ａ／Ｄ変換器を示す。

電荷再分配方式の逐次比較型Ａ／Ｄ変換器は、例えば、容量１Ｃのキャパシタに依存する最下位ビット（ＬＳＢ）の判定は同じ精度になるため、分解能を向上させるには、ＭＳＢの判定に使用するキャパシタの容量を増大することになる。

すなわち、図２と前述した図１との比較から明らかなように、１１ビットの分解能を有するＡ／Ｄ変換器では、図１のＡ／Ｄ変換器に対して、その最大容量５１２Ｃの２倍の容量１０２４Ｃを有するキャパシタＣＰ１１，ＣＮ１１を追加するようになっている。

なお、図２のＡ／Ｄ変換器の動作は、図１のＡ／Ｄ変換器における最大容量のキャパシタに対応するスイッチＳＷＰ１０，ＳＷＮ１０の動作を、最大容量１０２４ＣのキャパシタＣＰ１１，ＣＮ１１に対応するスイッチＳＷＰ１１，ＳＷＮ１１に適用すればよい。

このように、電荷再分配方式の逐次比較型Ａ／Ｄ変換器は、分解能を１ビット向上させるために、例えば、１０ビット分解能のＡ／Ｄ変換器における最大容量の２倍の容量を有するキャパシタＣＰ１１，ＣＮ１１を追加しなければならない。

そして、例えば、１０２４Ｃの大きな容量を有するキャパシタＣＰ１１，ＣＮ１１を追加すると、チップ面積が大幅に増加することになる。 さらに、この大容量のキャパシタＣＰ１１，ＣＮ１１の追加は、例えば、入力信号（Ｖin+，Ｖin-）に対する容量（入力容量）が２倍に増なるため、Ａ／Ｄ変換器の前段回路の消費電力も増加することになる。

なお、図１および図２では、差動駆動のＡ／Ｄ変換器を示したが、シングルエンドのＡ／Ｄ変換器であっても同様であり、また、信号の論理も適宜変更され得る。 さらに、アナログ信号をデジタル信号へ変換するビット数は、１０或いは１１ビットに限定されないのはいうまでもない。

以下、Ａ／Ｄ変換器の実施例を、添付図面を参照して詳述する。 図３は、本実施例に係るＡ／Ｄ変換器の一例を示すブロック図であり、電荷再分配方式の逐次比較型Ａ／Ｄ変換器を示す。

図３において、参照符号１１は第１容量回路、１２は第２容量回路、２はコンパレータ（比較回路）、３はＳＡＲ制御回路、そして、４は分解能向上部を示す。

図３と前述した図１との比較から明らかなように、本実施例のＡ／Ｄ変換器は、図１のＡ／Ｄ変換器に対して分解能向上部４を追加して、分解能を＋ｎ ｂｉｔ（例えば、２〜３ビット程度）向上させるようになっている。

なお、第１および第２容量回路１１，１２の構成、すなわち、キャパシタＣＰ０〜ＣＰ１０およびＣＮ０〜ＣＮ１０、並びに、スイッチＳＷＰ１〜ＳＷＰ１０，ＳＷＮ１〜ＳＷＮ１０およびＳＷＣＰ，ＳＷＣＮの構成および動作は、図１で説明したのど同様である。

すなわち、図１を参照して説明したように、本実施例のＡ／Ｄ変換器でも、図１のＡ／Ｄ変換器と同様に、例えば、差動のアナログ入力信号（Ｖin+，Ｖin-）を１０ビットのデジタル信号Ｄoutに変換する。

そして、本実施例のＡ／Ｄ変換器では、比較回路２による比較時間を利用し、その比較回路２の比較判定を超えた分解能でアナログ入力信号をデジタル信号に変換する分解能向上部４が設けられている。 なお、分解能向上部４の構成および動作の説明は、図６以降を参照して、後に詳述する。

まず、本実施例のＡ／Ｄ変換器における前提として、量子化ノイズは、ランダムであるものとする。 すなわち、ＳＡＲの最後の変換での入力電圧は量子化ノイズになり、その量子化ノイズは、入力信号がＤＣ信号ではない場合、ランダムになるものとする。

さらに、図４および図５を参照して、本実施例のＡ／Ｄ変換器における前提となる要件を説明する。 図４は、図３に示すＡ／Ｄ変換器における比較回路の一例を説明するための図である。 ここで、図４（ａ）は、比較回路２の一例を示す回路図であり、また、図４（ｂ）は、図４（ａ）に示す比較回路２の動作を説明するためのタイミング図である。

図４（ａ）に示されるように、比較回路２は、ｐチャネル型ＭＯＳトランジスタＱｐ１〜Ｑｐ６およびｎチャネル型ＭＯＳトランジスタＱｎ１〜Ｑｎ７で構成されている。 ここで、トランジスタＱｐ３，Ｑｐ４およびＱｎ２〜Ｑｎ５は、差動アンプを構成し、差動の入力電圧ＶＩ-およびＶＩ+を、トランジスタＱｎ３およびＱｎ５のゲートで受け取るようになっている。

なお、差動アンプ（比較回路２）の入力電圧ＶＩ+は、例えば、図３における電圧Ｖcomp+に対応し、さらに、差動アンプの入力電圧ＶＩ-は、例えば、図３における電圧Ｖcomp-に対応する。

また、トランジスタＱｐ１およびＱｎ１、並びに、トランジスタＱｐ６およびＱｎ７は、それぞれインバータを構成し、差動アンプの入力電圧ＶＩ-，ＶＩ+の大小により規定される出力Ｖout-並びにＶout+を出力する。

さらに、トランジスタＱｐ２，Ｑｐ５およびＱｎ６は、クロック信号ＣＬＫに応じて比較回路２の動作状態を制御するもので、具体的に、クロック信号ＣＬＫが『１（高レベル）』のとき、比較回路２を活性化するようになっている。

図４（ｂ）に示されるように、図４（ａ）の比較回路２は、クロック信号ＣＬＫが『０（低レベル』から『１』へ変化すると、所定の変換時間Ｔｄだけ遅れて、出力Ｖout（Ｖout+，Ｖout-）が出力されるようになっている。この変換時間Ｔｄ（比較時間）は、入力電圧ＶＩ-，ＶＩ+の差が小さいほど、すなわち、ＶＩ+ − ＶＩ- が小さいほど長くなる。

図５は、図３に示すＡ／Ｄ変換器における比較回路の動作を説明するための図であり、Ｖcomp+ − Vcomp- の電圧、すなわち、ＶＩ+ − ＶＩ- の電圧が取り得る範囲を示すものである。

図１を参照して説明したように、比較回路２は、ＭＳＢの判定からＬＳＢの判定まで、順次スイッチを切り替えて行うようになっている。

ここで、最大容量５１２ＣのキャパシタＣＰ１０，ＣＮ１０に接続されたスイッチＳＷＰ１０，ＳＷＮ１０を切り替えて行うＭＳＢの判定において、ＶＩ+ − ＶＩ- の電圧が取り得る範囲は、Ｖref／２になる。

一方、最大容量１ＣのキャパシタＣＰ１，ＣＮ１に接続されたスイッチＳＷＰ１，ＳＷＮ１を切り替えて行うＬＳＢの判定において、ＶＩ+ − ＶＩ- の電圧が取り得る範囲は、Ｖref／１０２４（＝Ｖ _LSB ）になる。

ここで、容量の小さいキャパシタに接続されたスイッチを切り替えて比較回路２により判定を行う下位ビットほど、ＶＩ+ − ＶＩ- の電圧が取り得る範囲が小さくなって変換時間Ｔｄが長くなる。 すなわち、比較回路２は、その入力電圧の差（ＶＩ+ − ＶＩ-）が小さいと、ラッチの電位差が小さくなるため、変換時間Ｔｄが延びることになる。

本実施例のＡ／Ｄ変換器では、所定の長さを有する変換時間Ｔｄ、例えば、最小容量１Ｃによる比較回路２の判定を行うときの変換時間Ｔｄを利用して、その比較回路２により得られる分解能よりもさらに高い分解能（より下位ビット）のＡ／Ｄ変換値を求める。

すなわち、本実施例のＡ／Ｄ変換器は、分可能向上部４により、所定の時間を有する比較回路２の変換時間Ｔｄ（比較時間）を利用して、比較回路２の比較判定による分解能を超えた分解能でＡ／Ｄ変換を行うようになっている。

図６は、図３に示すＡ／Ｄ変換器における分解能向上部の一例を比較回路と共に示すブロック図である。 また、図７は、図６に示す分解能向上部におけるＴＤＣ回路の一例を示すブロック図であり、さらに、図８は、図７に示すＴＤＣ回路の動作を説明するための図である。

図６に示されるように、分解能向上部４は、オアゲート４１、ＴＤＣ（Time-to-Digital Converter）回路４２およびＴＤＣ制御回路（ＴＤＣ ＣＮＴＬ）４３を有する。

ＴＤＣ回路４２は、クロック信号ＣＬＫの立ち上がりタイミングからオアゲート４１の出力Ｖendの立ち上がりタイミングまでの時間をデジタルコードに変換してＴＤＣ制御回路４３へ出力する。

ここで、オアゲート４１は、比較回路２の出力Ｖout+およびＶout-を受け取って、どちらか一方の出力Ｖout（Ｖout+，Ｖout-）が『１』になったときに『１』に立ち上がる信号Ｖendを出力する。 従って、ＴＤＣ回路４２は、比較回路２における変換時間Ｔｄに対応したデジタルコードを出力することになる。

図７に示されるように、ＴＤＣ回路４２は、例えば、遅延線を構成する複数のインバータＩ０〜Ｉ７、遅延を記録する複数のフリップフロップＦＦ０〜ＦＦ７およびエンコーダＥＮＣを有する。

エンコーダＥＮＣは、サモメタコードをバイナリコードに変換するものであり、図７のＴＤＣ回路４２は、３ビットのＴＤＣコードを出力するようになっている。 そして、ＴＤＣ回路４２は、前述したように、クロック信号ＣＬＫの立ち上がりタイミングから信号Ｖendの立ち上がりタイミングまでの比較回路２の変換時間Ｔｄを３ビットのＴＤＣコードに変換して出力するようになっている。

ここで、ＦＦ０〜ＦＦ７の出力は、Ｉ０〜Ｉ７による論理の反転を考慮して、例えば、ＦＦ０，ＦＦ２，ＦＦ４，ＦＦ６は、正論理出力をエンコーダＥＮＣへ出力し、また、ＦＦ１，ＦＦ３，ＦＦ５，ＦＦ７は、負論理出力をエンコーダＥＮＣへ出力する。

従って、図８の例では、信号START[1]，START[3]，START[5]，START[7]がＦＦ１，ＦＦ３，ＦＦ５，ＦＦ７で反転されるため、エンコーダＥＮＣには、『１，１，１，０，０，０，０，０』のサモメタコードが入力されることになる。

なお、図７のＴＤＣ回路４２は、説明を簡略化するために、３ビットのＴＤＣコードを出力する例を示したが、実際の適用としては、例えば、５ビット程度のＴＤＣコードを出力し、このとき、例えば、２〜３ビット程度の分解能の向上が可能になる。

図９および図１０は、図６に示す分解能向上部の動作を説明するための図である。 ここで、図９（ａ）は、比較回路の入力電圧差に対する変換時間およびＴＤＣコードの関係を示し、また、図９（ｂ）は、ＴＤＣコードに対する出現頻度の関係を示す。

また、図１０（ａ）は、１ビットだけ分解能を向上させる場合のＴＤＣコードにおける閾値を示し、また、図１０（ｂ）は、２ビットだけ分解能を向上させる場合のＴＤＣコードにおける閾値を示す。

図９（ａ）に示されるように、比較回路２の入力電圧差（ＶＩ+ − ＶＩ-）を等間隔に分割して横軸にとり、比較回路２の変換時間Ｔｄ（比較時間）を縦軸にとると、非線形な特性になる。

すなわち、Ａ／Ｄ変換＋ＴＤＣを十分な回数（Ｎ回）行い、そのＴＤＣ結果についてヒストグラムを作成すると、図９（ｂ）に示されるように、ＴＤＣコードと出現頻度（度数）の関係は偏ったものになる。

具体的に、図９（ａ）に示されるように、入力電圧差（ＶＩ+ − ＶＩ-）を等間隔に分割すると、対応する比較回路２の変換時間Ｔｄは等間隔にはならない。 なお、３ビットのＴＤＣコードとしては、入力電圧差（ＶＩ+ − ＶＩ-）が小さい左側から順に『０００』，『００１』，『０１０』，『０１１』，『１００』，『１０１』，『１１０』，『１１１』とする。

さらに、ＴＤＣコードを横軸にとり、ＴＤＣコードの出現頻度を縦軸にとると、図９（ｂ）のようなヒストグラムが得られる。 ここで、ＴＤＣコードの出現頻度は、入力電圧差（ＶＩ+ − ＶＩ-）が小さいほど、出現頻度が大きく、また、入力電圧差が大きくなるに従って、出現頻度が小さくなる。

本実施例のＡ／Ｄ変換器では、量子化ノイズがランダムなので、図９（ｂ）のようなヒストグラムにおいて、度数が等しくなる境界を追加するビットの判定閾値Ｔｈとして設定する。

なお、ヒストグラムは、例えば、ＴＤＣ回路４２により変換されたＴＤＣコードを複数回（例えば、Ｎ回）求めて作成する。 また、ヒストグラムにおける閾値Ｔｈは、バックグラウンドで更新することができる。

そして、Ａ／Ｄ変換を開始した後、十分な数の変換を行なってヒストグラムが完成すると、ＴＤＣコードを処理して分解能を＋ｎ ｂｉｔ向上させることができる。

すなわち、分解能を１ビットだけ向上させる場合、例えば、図１０（ａ）に示されるように、出願頻度に対して同じ度数となる閾値Ｔｈ０を設定する。 すなわち、前述したように、量子化ノイズはランダムなので、図９（ｂ）の偏ったヒストグラムを２分割して度数が丁度半分ずつになるＴＤＣコード境界が入力電圧（＝量子化ノイズ）の半分の境界（閾値）になる。

そして、ＴＤＣコードがその閾値Ｔｈ０で区切られた２つの領域のどちらに含まれるかにより追加するビット（＋ｎ ｂｉｔ：１ビット）を規定する。 そして、この処理を複数回繰り返すことにより、複数ビットの追加が可能になる。

具体的に、図１０（ａ）の例では、ＴＤＣコードが『０００』，『００１』，『０１０』のときは追加する１ビットを『０』と規定し、また、『０１１』，『１００』，『１０１』，『１１０』，『１１１』のときは追加する１ビットを『１』と規定する。

また、分解能を２ビットだけ向上させる場合、図１０（ｂ）に示されるように、例えば、出願頻度に対して同じ度数となる閾値Ｔｈ１，Ｔｈ２，Ｔｈ３を設定する。 そして、ＴＤＣコードが閾値Ｔｈ１，Ｔｈ２，Ｔｈ３で区切られた４つの領域のどれに含まれるかにより追加するビットを規定する。

具体的に、図１０（ｂ）の例では、ＴＤＣコードが『０００』のときは追加する２ビットを『００』と規定し、また、ＴＤＣコードが『００１』，『０１０』のときは追加する２ビットを『０１』と規定する。

さらに、ＴＤＣコードが『０１１』，『１００』のときは追加する２ビットを『１１』と規定し、そして、ＴＤＣコードが『１０１』『１１０』，『１１１』のときは追加する２ビットを『１１』と規定する。

このように、本実施例のＡ／Ｄ変換器によれば、例えば、図２のＡ／Ｄ変換器のように、容量が１０２４ＣのキャパシタＣＰ１１，ＣＮ１１を追加することなく、デジタル変換したビット数を増やすことが可能になる。

なお、ＴＤＣ回路４２としては、例えば、５ビット程度のＴＤＣコードを生成するものを適用した場合、上述した閾値の設定を行うことで、例えば、２〜３ビット程度の分解能を向上させることが可能になる。

ここで、ＴＤＣ回路４２による比較回路２の比較時間（変換時間Ｔｄ）をＴＤＣコードに変換するのは、ＳＡＲ−ＡＤＣ（逐次比較型のＡ／Ｄ変換）の最後のビット、すなわち、最小容量１ＣのキャパシタＣＰ１，ＣＮ１による比較時間を対象とする。

図１１は、本実施例に係るＡ／Ｄ変換器におけるＡ／Ｄ変換処理の一例を示すフローチャートである。 Ａ／Ｄ変換処理が開始すると、まず、ステップＳＴ１において、ＳＡＲ Ａ／Ｄ変換を行う。 すなわち、例えば、図１を参照して詳述したのと同様な、複数のキャパシタおよび複数のスイッチを使用した逐次比較を行って入力信号のＡ／Ｄ変換を行う。

次に、ステップＳＴ２に進んで、例えば、図３〜図８を参照して詳述したような、例えば、最小容量１Ｃによる比較回路２の変換時間Ｔｄ（比較時間）を利用し、その比較時間をＴＤＣコードに変換して、ステップＳＴ３に進む。

ステップＳＴ３では、ＴＤＣ変換結果（比較時間を変換したＴＤＣコード）を、図９（ｂ）のようなヒストグラムに追加して、ステップＳＴ４に進む。 ステップＳＴ４では、Ａ／Ｄ変換の回数がＮよりも小さいかどうかを判定し、Ａ／Ｄ変換回数＜Ｎである（ｙｅｓ）と判定すると、ステップＳＴ１に戻って同様の処理を繰り返す。

そして、ステップＳＴ４において、Ａ／Ｄ変換回数＜Ｎではない（ｎｏ）、すなわち、Ａ／Ｄ変換の回数がＮ以上であると判定すると、ステップＳＴ５に進んで、Ｎ回前のＴＤＣ変換結果をヒストグラムから削除してステップＳＴ６に進む。

ここで、ステップＳＴ５では、Ａ／Ｄ変換を開始した後、十分な回数（Ｎ回）の変換を行って、その新しいＮ回のＴＤＣ変換結果に基づいたヒストグラムを、次のステップＳＴ６で使用する。

なお、高精度のヒストグラムを求めるためのＡ／Ｄ変換を行う回数（Ｎ）は、必要とするＡ／Ｄ変換の精度やＴＤＣ回路によるＴＤＣコードのビット数に応じて適切な回数に設定される。 また、ヒストグラムにおける閾値（Ｔｈ０；Ｔｈ１〜Ｔｈ３）は、バックグラウンドで更新することができる。

ステップＳＴ６では、図１０を参照して説明したような、追加ビット（＋ｎ ｂｉｔ）を求めるための閾値Ｔｈ０，Ｔｈ１〜Ｔｈ３を決定し、ステップＳＴ７に進む。 ステップＳＴ７では、閾値Ｔｈ０，Ｔｈ１〜Ｔｈ３による追加ビット（＋ｎ ｂｉｔ）を求め、その追加ビットを含めたＡ／Ｄ変換結果を得る。 そして、このようなＡ／Ｄ変換処理を繰り返して行うことになる。

上述したように、本実施例のＡ／Ｄ変換器によれば、大容量のキャパシタを追加することによりチップ面積の大幅な増加や、前段回路の消費電力の増加を来すことなく、分解能を向上させることが可能になる。

なお、以上の説明においては、差動駆動のＡ／Ｄ変換器を例として示したが、シングルエンドのＡ／Ｄ変換器であっても同様であり、また、信号の論理も適宜変更され得る。 さらに、アナログ信号をデジタル信号へ変換するビット数は、様々に設計することができるのはいうまでもない。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
アナログの入力信号を受け取り、該入力信号の入力電圧に応じた電荷を蓄積する複数のキャパシタと、
前記各キャパシタに対して、前記入力電圧および基準電圧を切り替えて印加する複数のスイッチと、
前記複数のスイッチを制御し、前記複数のキャパシタにより電荷再分配を行って逐次比較する比較回路と、
前記比較回路の出力を受け取り、前記複数のスイッチを制御してアナログの前記入力信号に対応したデジタルの出力信号を出力する制御回路と、
前記比較回路による比較時間を利用し、該比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を規定する分解能向上部と、
を有することを特徴とするＡ／Ｄ変換器。

（付記２）
前記分解能向上部は、
前記比較回路による比較時間をデジタルコードに変換するＴＤＣ回路と、
前記ＴＤＣ回路からのデジタルコードを受け取り、前記比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を出力するＴＤＣ制御回路と、
を有することを特徴とする付記１に記載のＡ／Ｄ変換器。

（付記３）
前記ＴＤＣ回路は、前記複数のキャパシタにおける最小容量のキャパシタによる前記比較回路による比較時間をデジタルコードに変換し、
前記ＴＤＣ制御回路は、前記最小容量のキャパシタによる前記比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を出力する、
ことを特徴とする付記２に記載のＡ／Ｄ変換器。

（付記４）
前記ＴＤＣ回路は、クロック信号の遷移タイミングから前記比較回路による比較判定タイミングまでの時間をデジタルコードに変換し、
前記ＴＤＣ制御回路は、前記デジタルコードの出現頻度が同じ度数となる境界に従って、前記出力信号の判定を行う、
ことを特徴とする付記２または付記３に記載のＡ／Ｄ変換器。

（付記５）
前記境界は、
前記ＴＤＣ回路により変換された前記デジタルコードを複数回求めて作成したヒストグラムにおける閾値として設定される、
ことを特徴とする付記４に記載のＡ／Ｄ変換器。

（付記６）
前記ヒストグラムにおける閾値は、バックグラウンドで更新される、
ことを特徴とする付記５に記載のＡ／Ｄ変換器。

（付記７）
前記分解能向上部は、
前記比較回路の比較判定を超えた分解能を超える２ビットまたは３ビット分の分解能を向上させる、
ことを特徴とする付記１乃至付記６のいずれか１項に記載のＡ／Ｄ変換器。

（付記８）
前記入力信号は、差動の第１信号および第２信号を含み、
前記複数のキャパシタは、前記第１信号を受け取る第１キャパシタ群、および、前記第２信号を受け取る第２キャパシタ群を含み、
前記複数のスイッチは、前記第１キャパシタ群に対する第１スイッチ群、および、前記第２キャパシタ群に対する第２スイッチ群を含み、
前記比較回路は、前記第１キャパシタ群および前記第２キャパシタ群により電荷再分配された電圧を逐次比較し、そして、
前記制御回路は、前記比較回路の出力を受け取り、前記第１スイッチ群および前記第２スイッチ群を制御してアナログで差動の前記入力信号に対応したデジタルの出力信号を出力する、
ことを特徴とする付記１乃至付記７のいずれか１項に記載のＡ／Ｄ変換器。

（付記９）
前記第１キャパシタ群および前記第２キャパシタ群は、それぞれ容量が２の巾乗となる複数のキャパシタを含む、
ことを特徴とする付記８に記載のＡ／Ｄ変換器。

（付記１０）
前記第１キャパシタ群および前記第２キャパシタ群は、それぞれ前記複数のキャパシタにおける最小容量のキャパシタを２個含む、
ことを特徴とする付記９に記載のＡ／Ｄ変換器。

２ コンパレータ（比較回路）
３ ＳＡＲ制御回路（制御回路：ＳＡＲ ＣＮＴＬ）
４ 分解能向上部 １１ 第１容量回路 １２ 第２容量回路 ４１ オアゲート ４２ ＴＤＣ回路 ４３ ＴＤＣ制御回路（ＴＤＣ ＣＮＴＬ）