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图案化非易失性 存储器（NVM）的栅堆叠

阅读：1发布：2023-01-22

专利汇可以提供图案化非易失性存储器（NVM）的栅堆叠专利检索，专利查询，专利分析的服务。并且本发明涉及图案化非易失性存储器 (NVM)的栅堆叠。以集成的方式形成电容器(26)和NVM单元(24)，以便电容器的蚀刻在NVM单元蚀刻的结束点检测时是有用的。这利用NVM区上方和电容器区上方的两个导电层实现。在为后续图案化步骤做准备时图案化第一导电层(48，54)，其中，后续的图案化步骤包括在NVM区和电容器区中图案化第一导电层和第二导电层(52，58)两个的步骤。通过利用同一掩模来蚀刻两个导电层，后续的蚀刻提供了浮置栅(54)与上覆的控制栅(58)的重要对准。在后续的蚀刻期间，第一导电材料在电容器区中被蚀刻的事实有助于NVM区第一导电层蚀刻的结束点检测。，下面是图案化非易失性存储器（NVM）的栅堆叠专利的具体信息内容。

权利要求

1.一种在衬底的电容器区上方制造电容器和在所述衬底的NVM区中制造非易失性存储单元的方法，包括：
在所述衬底上在所述电容器区和所述NVM区中形成第一电介质层；
在所述第一电介质层上形成第一导电层；
执行所述电容器区中的所述第一导电层的图案化蚀刻，以在所述电容器区中形成具有第一边和第二边的底部电容器层；
在所述底部电容器层上形成第二电介质层；
在所述第二电介质层上形成第二导电层，并且延伸过所述底部电容器层的所述第一边和所述第二边；
执行所述第二导电层的图案化蚀刻，留下具有第一边和第二边的图案化的第二导电层，其中，所述底部电容器层的顶部暴露在所述图案化的第二导电层的第一边和所述底部电容器层的第一边之间，并且所述图案化的导电层的第二边延伸过所述底部电容器层的第二边；
在所述电容器区上方形成具有第一图案的第一掩模，其中所述第一图案是顶部电容器电极区，在所述NVM区上方形成具有第二图案的第二掩模，其中所述第二图案包括NVM位单元的控制栅的图案；和
执行通过所述图案化的第二导电层、所述第二电介质层和所述底部电容器层的蚀刻，以留下来自延伸过所述底部电容器层的第二边上的底部电容器层的所述图案化的第二导电层的顶部电容器电极区，其中，所述底部电容器层和所述顶部电容器电极区的第三边对准，与所述底部电容器层和所述顶部电容器电极区的第三边相对的第四边对准，并且留下来自浮置栅上方的所述图案化的第二导电层的所述控制栅。
2.根据权利要求1的方法，进一步包括形成到所述第一导电层的暴露部分的第一接触。
3.根据权利要求2的方法，进一步包括形成到所述第二导电层的第二接触，其中，所述第一接触和所述第二接触是电容器的接触。
4.根据权利要求1的方法，其中，所述控制栅是字线的一部分。
5.根据权利要求1的方法，其中，所述第一导电层包括多晶硅，并且所述第二导电层包括多晶硅。
6.根据权利要求5的方法，其中，执行留下具有所述第一边和所述第二边的图案化的第二导电层的执行所述第二导电层的图案化蚀刻的步骤，使得所述第二电介质层也与所述第二导电层一起图案化和蚀刻。
7.根据权利要求1的方法，其中，执行留下图案化的第二导电层的执行所述第二导电层的图案化蚀刻的步骤，使得所述第二电介质层也与所述第二导电层一起图案化和蚀刻，以留下图案化的第二电介质层。
8.根据权利要求1的方法，进一步包括在所述衬底中形成阱区作为所述电容器区，其中，注入步骤进一步特征在于：与第一导电层和第二导电层相邻在所述阱区中形成掺杂的接触区，以用作到存在于所述阱区和所述第一导电层之间的第二电容器和存在于所述阱区和所述第二导电层之间的第三电容器的电极的接触。
9.根据权利要求1的方法，进一步包括在栅堆叠、所述电容器区中的第二导电层、和所述电容器区中的第一导电层的暴露部分上方形成层间电介质。
10.根据权利要求9的方法，进一步包括形成通过所述层间电介质到延伸过所述底部电容器层的所述第二导电层的第一接触。
11.根据权利要求1的方法，进一步包括：
利用所述控制栅作为掩模执行注入，以在所述NVM区中提供源/漏区。
12.一种在衬底的电容器区上方制造电容器和在半导体衬底的NVM区中制造非易失性存储单元的方法，包括：
在衬底上在所述电容器区和所述NVM区中生长氧化物层；
在所述氧化物层上形成多晶硅层；
执行对所述电容器区和所述NVM区中的所述多晶硅层的图案化蚀刻，以形成图案化的多晶硅层，所述图案化的多晶硅层具有在所述电容器区中的具有第一边和与所述第一边平行的第二边的底部电极层、和在所述NVM区中的浮置栅层；
在所述图案化的多晶硅层上形成绝缘层；
在所述绝缘层上形成导电层，并在所述电容器区和所述NVM区上延伸；
执行所述导电层的图案化蚀刻，以在所述电容器区上方留下来自所述导电层的顶部电极层，其中，所述顶部电极层具有所述底部电极层上方的第一边和与所述底部电极层间隔开的第二边，并且其中，所述顶部电极层的第一和第二边平行于所述底部电极层的第一和第二边；
在所述电容器区上方形成具有第一图案的第一掩模，其中，所述第一图案是顶部电容器电极，和在所述NVM区上方形成具有第二图案的第二掩模，其中，所述第二图案是NVM位单元的控制栅；
执行通过所述顶部电极层、所述绝缘层、所述底部电容器层、所述NVM区上方的导电层和所述浮置栅层的蚀刻，以留下第一图案的顶部电极层、和来自所述底部电容器层的底部电极、和来自所述NVM区上方的导电层的控制栅、和来自所述浮置栅层的浮置栅，其中，所述顶部电极形成有在所述顶部电极层的第一和第二边之间的第三边和与所述第三边平行的第四边，所述底部电极形成有在所述底部电极层的第一和第二边之间的第三边和与所述第三边平行的第四边，所述顶部电极的第三边与所述底部电极的第三边对准，所述顶部电极的第四边与所述底部电极的第四边对准，所述浮置栅具有在所述浮置栅层的第一和第二边之间的第三边和与所述第三边平行的第四边，所述控制栅具有与所述浮置栅的第三边对准的第一边和与所述浮置栅的第四边对准的第二边；以及
利用所述控制栅作为掩模执行注入，以在所述NVM区中提供与所述控制栅相邻的源/漏区。
13.根据权利要求12的方法，进一步包括在所述底部电极上形成第一接触。
14.根据权利要求13的方法，进一步包括在所述顶部电极上形成第二接触。
15.根据权利要求12的方法，其中，所述控制栅包括多晶硅。
16.根据权利要求12的方法，其中，所述控制栅进一步包括硅化物。
17.根据权利要求12的方法，进一步包括在所述衬底中形成阱区作为所述电容器区，其中，注入步骤进一步特征在于：在所述顶部电极和所述底部电极周围，在所述阱区中形成掺杂的接触区。
18.根据权利要求12的方法，进一步包括在所述栅极、所述电容器区中的导电层、和所述电容器区中的多晶硅层的暴露部分上形成层间电介质。
19.根据权利要求18的方法，进一步包括形成通过所述层间电介质到延伸过所述底部电极的顶部电极的一部分的第一接触。
20.一种在衬底的电容器区上方制造电容器和在半导体衬底的NVM区中制造非易失性存储单元的方法，包括：
在所述衬底的所述电容器区中形成阱区；
在所述衬底上在所述阱区和所述NVM区中生长氧化物层，作为栅电介质；
在所述氧化物层上形成第一多晶硅层；
执行所述阱区和所述NVM区中的多晶硅层的图案化蚀刻，以形成在所述阱区中的底部电极层和在所述NVM区中的浮置栅层；
在所述多晶硅层上形成绝缘层；
在所述绝缘层上并且在所述阱区和所述NVM区上方形成导电层；
执行所述阱区上方的所述导电层的图案化蚀刻，以形成图案化的导电层，其中，所述图案化的导电层在所述底部电极层上具有第一边，以暴露所述底部电极层的第一部分，且具有与所述底部电极层间隔开的平行于所述第一边的第二边；和
执行通过所述导电层、所述绝缘层、所述底部电容器层、和所述浮置栅层的图案化蚀刻，以留下来自所述底部电极层的底部电极、来自所述顶部电极层的顶部电极、来自所述NVM区上方的导电层的控制栅、和来自所述浮置栅层的浮置栅，其中，所述底部电极具有由所述顶部电极覆盖的覆盖部分和未被所述顶部电极覆盖的非覆盖部分，所述顶部电极具有与所述底部电极间隔开的延伸部分，并且所述控制栅在第一方向上延伸过所述浮置栅，并且具有与所述浮置栅的第一边对准的第一边和与所述浮置栅的第二边对准的第二边。

说明书全文

图案化非易失性 存储器(NVM)的栅堆叠

技术领域

[0001] 本公开一般地涉及非易失性存储器(NVM)，更具体地，涉及图案化NVM的栅堆叠。

背景技术

[0002] NVM位单元的栅堆叠通常包括两层导电材料，并且这些导电层中的任意一层还用来形成逻辑电路或其它电路。典型地，利用同一掩模蚀刻两层导电材料以形成栅堆叠。在蚀刻NVM栅堆叠的两层导电材料期间，为了防止过蚀刻，重要的是结束点检测。这种过蚀刻会降低NVM阵列的可靠性和/或增加变异性。

[0003] 图1-3示出了根据现有技术的在形成具有NVM区和瓦片区(tile region)的集成电路期间的不同阶段的横截面图。参考图1，在NVM区和瓦片区中的衬底上方形成第一多晶硅层。图案化第一多晶硅层，使一部分保留在NVM和瓦片区每个中的隔离区之间。随后，在NVM和瓦片区中的第一多晶硅层上方形成电介质层，并且在NVM和瓦片区中的电介质层上方形成第二多晶硅层。在图2中，在第二多晶硅层上方形成光致抗蚀剂层，并将其图案化，其中光致抗蚀剂层的剩余部分对应于NVM区中的栅堆叠和瓦片区中的瓦片特征(也称为虚设特征或填充特征)。在NVM区和瓦片区中，利用图案化的光致抗蚀剂层，同时蚀刻第一多晶硅层、电介质层、和第二电介质层的每个。因此，参考图3，NVM区和瓦片区中的同时蚀刻导致形成了具有一部分第一多晶硅层和第二多晶硅层的NVM区中的栅堆叠、和具有一部分第一多晶硅层和第二多晶硅层的瓦片区中的瓦片特征。瓦片区中的瓦片特征形成在衬底上方，在隔离区之间，而没有在隔离区上。与NVM区中的栅堆叠同时的瓦片区中瓦片特征的同时蚀刻，提供了在栅堆叠蚀刻期间用于结束点检测的附加材料。注意，最终的瓦片特征没有电激活。

[0004] 附图描述

[0005] 本发明通过示例来说明，且不被附图所限制，在图中相同的附图标记指示相同的要素。图中的要素是为了简化和清楚而示出的，不必按比例绘制。

[0006] 图1示出了根据现有技术的在加工时的阶段中具有NVM区和瓦片区的集成电路的横截面图。

[0007] 图2示出了根据现有技术的在加工时的后续阶段中图1的集成电路的横截面图。

[0008] 图3示出了根据现有技术的在加工时的后续阶段中图2的集成电路的横截面图。

[0009] 图4示出了根据本发明实施例的在加工时的阶段中具有NVM区和电容器区的集成电路的横截面图。

[0010] 图5示出了根据本发明实施例的在加工时的后续阶段中图4的NVM区和电容器区的横截面图。

[0011] 图6示出了图5的NVM区和电容器区的俯视图。

[0012] 图7示出了根据本发明实施例的在加工时的后续阶段中图6的NVM区和电容器区的俯视图。

[0013] 图8示出了图7的NVM区和电容器区的横截面图。

[0014] 图9示出了根据本发明实施例的在加工时的后续阶段中图8的NVM区和电容器区的俯视图。

[0015] 图10示出了图9的NVM区和电容器区的横截面图。

[0016] 图11示出了根据本发明实施例的在加工时的后续阶段中图10的电容器区的横截面图。

[0017] 图12示出了根据本发明实施例的图11的电容器区的简化三维图。

具体实施方式

[0018] 一方面，在集成电路的NVM区中形成NVM栅堆叠期间，在集成电路的电容器区中形成电容器。该电容器由叠层形成，这些叠层包括与NVM栅堆叠相同的材料的层，以模拟NVM栅堆叠。在蚀刻NVM栅堆叠期间，还蚀刻电容器的一对相对边，以便NVM栅堆叠和电容器的这对相对边的蚀刻同时发生和结束。由于增加了蚀刻材料的体积，所以可以提供NVM栅堆叠蚀刻的结束点检测。

[0019] 图4中示出了具有电容器区(左边部分)和NVM区(右边部分)的集成电路的横截面图。图4示出了加工初期阶段的电容器26(左边部分中)和NVM堆叠24(右边部分中)。图4中包括的是衬底28和电容器区中衬底28上方的栅电介质32和以及NVM区中衬底28上方的栅电介质34。衬底28可以是任意半导体材料或材料的组合，如砷化镓、锗化硅、绝缘体上硅(SOI)、硅、单晶硅等，以及上述的组合。在一个实施例中，通过在衬底28上生长氧化物层，形成每个栅电介质32和34。而且，在电容器区中，衬底28包括隔离区20和22(其还称为场隔离区)。

[0020] 图5中示出的是在形成电容器区中的栅电介质32上方的图案化的导电层48和NVM区中的栅电介质34上方的图案化的导电层54之后横截面形式的电容器26和NVM栅堆叠24。在一个实施例中，导电层，如多晶硅，被沉积在栅电介质32和栅电介质34上方。之后图案化在电容器区和NVM区的每个中的该导电层，以形成图案化的导电层48和图案化的导电层54。在电容器区中，该图案化形成了导电层48的相对边64和66。在一个实施例中，在蚀刻导电层48期间，可以移除氧化物层32的暴露部分。还应注意，导电层48还可以称为底部电容器层或底部电极层。在NVM区中，图案化的导电层54将用来形成NVM栅堆叠
24的底部层，并且还称为图案化的浮置栅极层。在形成图案化的导电层48和图案化的导电层54之后，在电容器区中的图案化的导电层48上方形成电介质层50，并在NVM区中的图案化的导电层54上方形成电介质层56。电介质层50和56还可以称为绝缘层。在一个实施例中，电介质层50和56可以由相同的层形成，并且可以通过连续地沉积氧化物、然后沉积氮化物和然后沉积氧化物来形成。这种类型的层可以称为ONO层。对于电介质层50和
56，还可以使用其它电介质或电介质的组合。在电容器区中的电介质层50上方形成导电层
52，并且在NVM区中的电介质层56上方形成导电层58。在一个实施例中，导电层52和58由相同的层形成，并且可以是多晶硅层。在一个实施例中，导电层52和58通过沉积形成。
对于导电层48、54、52和58为多晶硅的情况，层48和54可以称为第一多晶，层52和58称为第二多晶。注意，电介质层50和导电层52中的每个延伸过边64和66中的每个，以便它们与边64和66中的每个重叠。在该说明性实施例中，注意形成图案化的导电层48，以便其延伸到隔离区20和22上，使得边缘64在隔离区20上方，并且边缘66在隔离区22上方。
然而，在选择性实施例中，图案化的导电层48可以形成在有源衬底区上方。

[0021] 图6中示出的是图5的电容器26和NVM栅堆叠24的俯视图。因此，注意，在电容器区中，导电层52与一条导电层48重叠，并且在NVM区中，导电层58与一条导电层54重叠。

[0022] 图7中示出的是在加工的后续阶段中的图6的电容器26和NVM栅堆叠24的俯视图。在图7中，执行导电层52和电介质层50(其在图7的俯视图中是不可见的)的图案化蚀刻，以暴露部分栅电介质32。图案化蚀刻会造成产生图案化的导电层52(其还称为顶部电极层)，其与导电层48的边64重叠，并且具有相对边51和49。在说明性实施例中，边64、66、51和49是彼此平行的。注意，第一部分的导电层52直接遗留在栅电介质32上，延伸过导电层48的边64；并且第二部分的导电层52在导电层48上与之重叠。也就是说，边
51没有在导电层48上方，边49在导电层48上方。因此，注意，作为该图案化蚀刻的结果，暴露了导电层48的顶表面部分(其与边49相邻，并在边49和边66之间)。在一个实施例中，注意，还可以移除栅电介质32的暴露部分，以暴露下面的衬底28。而且，注意，这种蚀刻没有移除NVM区中的导电层58的任一部分。

[0023] 图8中示出的是图7的电容器26和NVM栅堆叠24的横截面图。注意，暴露了导电层48的顶部和导电层48的边66，同时导电层52和电介质层50与导电层48的边64重叠。

[0024] 图9中示出的是在加工的后续阶段时图8的电容器26和NVM栅堆叠24的俯视图。在电容器区中通过导电层52、电介质层50和导电层48，并且在NVM区中通过导电层58、电介质层56和导电层54，进行图案化蚀刻。因此，首先参看电容器区，图案化蚀刻形成导电层
48的并由此形成电容器26的相对边68和70。注意，一部分导电层52从导电层48的顶部延伸过导电层48的边64，并且与导电层48的边70和68对准。导电层52形成电容器26的顶部电容器电极区，并且导电层48形成电容器26的底部电容器层(即，底部电极)。因此，在一个实施例中，通过在电容器区上方形成具有图案的掩模，进行图案化蚀刻，这里该图案是顶部电容器电极区。注意，底部电容器层的边70和68是对准的，并且平行于具有区域72的顶部导电电容器电极区的相应边(其位于导电层52的边51和49之间和导电层48边64和66之间)。

[0025] 参考NVM区，图案化蚀刻形成NVM栅堆叠24，其包括导电层54、导电层54上方的栅电介质56、和栅电介质56上的导电层58。因此，在一个实施例中，通过在具有还将定义NVM位单元的控制栅(即，NVM栅堆叠24的控制栅)的NVM位单元的字线图案的NVM区上方形成掩模，进行图案化蚀刻。在该图案化蚀刻期间，利用各向异性蚀刻来图案化导电层58和54，以期望具有几乎垂直的侧壁。通过检测该蚀刻到达NVM栅堆叠24的NVM区中的栅电介质34，就结束该蚀刻。当该蚀刻不再垂直蚀刻多晶硅且缓慢蚀刻栅电介质34时，其可以是生长氧化物(其还可以称为热氧化物)，检测蚀刻腔中材料成分的变化。因此，电容器区的蚀刻提供了另外的材料，用来检测已经达到NVM栅堆叠蚀刻的结束点。例如，注意，形成边70和68的蚀刻通过所有的导电层52、电介质层50和导电层48。通过这种方式，由于蚀刻相同类型的层，这种蚀刻模仿在NVM区中进行的用来形成NVM栅堆叠24的蚀刻。注意，NVM区中的图案化蚀刻造成了在NVM存储单元的浮置栅(导电层54的遗留部分)上方的NVM存储单元的控制栅(导电层58的遗留部分)。在图9所示的电容器区和NVM区中完成了图案化蚀刻之后，在一个实施例中，邻近NVM栅24形成了源/漏区和侧壁间隔物。在一个实施例中，利用NVM栅堆叠24的控制栅作为掩模，通过向衬底28中进行注入，形成源/漏区。在一个实施例中，在进行了源/漏注入之后，可以移除邻近栅堆叠24的电介质层56。而且，注意在一个实施例中，NVM栅堆叠24的控制栅是字线的一部分。与边70和68平行的导电层54的边与导电层58的相对边对准。

[0026] 图10中示出的是图9的电容器26和NVM栅堆叠24的横截面图。

[0027] 图11中示出的是形成电介质层55以及接触54和56之后的电容器26。接触54接触导电层52(电容器26的顶部导体)，而接触56接触导电层48(电容器26的底部导体)。注意，在一个实施例中，可以制作到与导电层48相邻的衬底28中的有源区域的接触。也就是说，该接触将位于图10的页的前面或后面，其与导电层48横向相邻。由该说明性实施例所看到的，可以形成接触54，以便使其接触隔离区20上方的导电层52，并且接触56接触隔离区22上方的导电层48。通过这种方式，可以防止在形成接触54和56的接触蚀刻期间对电介质32的损伤。然而，在选择性实施例中，在导电层52和48下面，可以不存在隔离区
20和22。

[0028] 图12中示出的是电容器26的三维图。为了说明方便，没有示出接触54和56(代替，它们的位置分别通过接触位置60和62指示)，并且没有示出在衬底28的暴露部分上方的栅电介质32。在图12中还示出了导电层48的相对边64和66和导电层48的相对边68和70。在一个实施例中，边64、68、70和66可以分别称为导电层48的第一、第二、第三和第四边，其中边68和70每个都与边64相邻。因此，注意，一部分电容器26包括第一导电层48上方的电介质层50和第二导电层52。通过这种方式，这部分电容器26模仿了用于NVM区中的NVM阵列的栅堆叠。因此，其蚀刻将暴露与第一和第二导电层48和52(其是与存在于NVM栅堆叠24的材料堆叠中相同的层)的对准垂直侧壁的电容器26的相对边(例如，边68和70)，可以与NVM栅堆叠24的蚀刻同时蚀刻，以提高结束点检测。注意，为了简化，在图12中也没有示出其它另外的步骤(例如，隔离形成、栅电介质形成、各种注入、清洗和退火)。

[0029] 在一个实施例中，在形成导电层48和52之前，可以在衬底28中形成阱区。此外，可以与导电层48和52相邻地形成阱区中的掺杂接触区，以用作存在于阱区和导电层48之间的电容器区中的第二电容器和存在于阱区和导电层52之间的电容器区中的第三电容器的电极的接触。

[0030] 因此，至此应该意识到，已经提供一种方法，用于在NVM栅堆叠蚀刻的蚀刻期间，通过对其材料的堆叠与NVM栅堆叠中存在的材料的堆叠相仿的一部分电容器进行同时蚀刻，来提高结束点检测。

[0031] 虽然在这里参考具体实施例描述了本发明，但是在没有偏离如下面的权利要求中所列出的本发明的范围的情况下，可以进行各种修改和改变。例如，可以使用不同的材料。从而，说明书和附图可看作是说明性的，而没有限制的意思，并且所有这些修改都认为包括在本发明的范围内。关于具体实施例的在此描述的任何益处、优点或问题解决方案都不应理解为任意或所有权利要求的关键的、要求的或本质的特征或元素。

[0032] 而且，如果存在的话，说明书和权利要求中的术语“前面”、“背面”、“顶部”、“底部”、“上方”、“下方”等，也是用于描述目的，而未必是描述永久的相对位置。应该理解，这样使用的术语在适当的情形下是可以互换的，以便这里描述的本发明实施例例如能够在除了那些图示之外的或这里另外描述的在其它方向上操作。

[0033] 此外，如这里使用的，术语不定冠词“一”，定义为一个或多于一个。而且，介绍性术语的使用，如权利要求中的“至少一个”和“一个或多个”，不应该解释为意味着：由不定冠词“一”介绍的其它权利要求元素限制了包含这样介绍的发明的权利要求元素的任何具体的权利要求仅包含一个这样的元素，即使相同的权利要求包括介绍性短语“一个或多个”或者“至少一个”和不定冠词如“一”时，也是如此。这同样适用于定冠词的使用。

[0034] 除非另有声明，术语“第一”和“第二”用于在这些术语描述的元素之间进行任意区分。由此，这些术语不必理解为指示这种元素在时间或其它方面具有优先性。

[0035] 下面是本发明的各种实施例。

[0036] 项目1包括在衬底的电容器区上方制造电容器和在半导体衬底的NVM区中制造非易失性存储单元的方法，其包括：在衬底上在电容器区和NVM区中形成第一电介质层；在第一电介质层上形成第一导电层；执行电容器区中的第一导电层的图案化蚀刻，以在电容器区中形成具有第一边和第二边的底部电容器层；在底部电容器层上形成第二电介质层；在第二电介质层上形成第二导电层，并且延伸过底部电容器层的第一边和第二边；执行第二导电层的图案化蚀刻，留下具有第一边和第二边的图案化的第二导电层，其中底部电容器层的顶部暴露在图案化的第二导电层的第一边和底部电容器层的第一边之间，并且图案化的导电层的第二边延伸过底部电容器层的第二边；在电容器区上方形成具有第一图案的第一掩模，其中第一图案是顶部电容器电极区，在NVM区上方形成具有第二图案的第二掩模，其中第二图案包括NVM位单元的控制栅的图案；以及执行通过图案化的第二导电层、第二电介质层和底部电容器层的蚀刻，以留下来自图案化的第二导电层的顶部电容器电极区，所述第二导电层延伸过底部电容器层第二边上的底部电容器层，其中底部电容器层和顶部电容器电极区的第三边对准，与底部电容器层和顶部电容器电极区的第三边相对的第四边对准，并且留下来自浮置栅上方的图案化的第二导电层的控制栅。项目2包括项目1的方法，并进一步包括形成到第一导电层的暴露部分的第一接触。项目3包括项目2的方法，并进一步包括形成到第二导电层的第二接触，其中第一接触和第二接触是电容器的接触。项目4包括项目1的方法，其中控制栅是字线的一部分。项目5包括项目1的方法，其中第一导电层包括多晶硅，且第二导电层包括多晶硅。项目6包括项目5的方法，其中执行留下具有第一边和第二边的图案化的第二导电层的执行第二导电层的图案化蚀刻的步骤，使得第二电介质层也与第二导电层一起被图案化和蚀刻。项目7包括项目1的方法，其中执行留下图案化的第二导电层的执行第二导电层的图案化蚀刻的步骤，使得第二电介质层也与第二导电层一起被图案化和蚀刻，以留下图案化的第二电介质层。项目8包括项目1的方法，并进一步包括在衬底中形成阱区作为电容器区，其中注入步骤进一步特征在于：与第一导电层和第二导电层相邻在阱区中形成掺杂的接触区，以用作存在于阱区和第一导电层之间的第二电容器和存在于阱区和第二导电层之间的第三电容器的电极的接触。项目9包括项目1的方法，并进一步包括在栅堆叠、电容器区中的第二导电层、和电容器区中的第一导电层的暴露部分的上方形成层间电介质。项目10包括项目9的方法，并进一步包括形成通过层间电介质到延伸过底部电容器层的第二导电层的第一接触。项目11包括项目1的方法，并进一步包括利用控制栅作为掩模执行注入，以在NVM区中提供源/漏区。

[0037] 项目12包括在衬底的电容器区上方制造电容器和在半导体衬底的NVM区中制造非易失性存储单元的方法，包括：在衬底上在电容器区和NVM区中生长氧化物层；在氧化物层上形成多晶硅层；执行对电容器区和NVM区中的多晶硅层的图案化蚀刻，以形成图案化的多晶硅层，所述图案化的多晶硅层具有在电容器区的具有第一边和与第一边平行的第二边的底部电极层，和在NVM区中的浮置栅层；在图案化的多晶硅层上形成绝缘层；在该绝缘层上形成导电层，并在电容器区和NVM区上延伸；执行该导电层的图案化蚀刻，以在电容器区上方留下导电层的顶部电极层，其中顶部电极层具有底部电极层上方的第一边和与底部电极层间隔开的第二边，并且其中顶部电极层的第一和第二边平行于底部电极层的第一和第二边；在电容器区上方形成具有第一图案的第一掩模，其中第一图案是顶部电容器电极，和在NVM区上方形成具有第二图案的第二掩模，其中第二图案是NVM位单元的控制栅；执行通过顶部电极层、绝缘层、底部电容器层、NVM区上的导电层、和浮置栅层的蚀刻，以留下第一图案的顶部电极层和来自底部电容器层的底部电极、和来自NVM区上方的导电层的控制栅、和来自浮置栅层的浮置栅，其中顶部电极形成有在顶部电极层的第一和第二边之间的第三边和与第三边平行的第四边，底部电极形成有在底部电极层的第一和第二边之间的第三边和与第三边平行的第四边，顶部电极的第三边与底部电极的第三边对准，顶部电极的第四边与底部电极的第四边对准，浮置栅具有在浮置栅层的第一和第二边之间的第三边和与第三边平行的第四边，控制栅具有与浮置栅的第三边对准的第一边和与浮置栅的第四边对准的第二边；以及利用控制栅作为掩模执行注入，以在NVM区提供与控制栅相邻的源/漏区。项目13包括项目12的方法，并进一步包括在底部电极上形成第一接触。项目14包括项目13的方法，并进一步包括在顶部电极上形成第二接触。项目15包括项目12的方法，其中，控制栅由多晶硅构成。项目16包括项目12的方法，其中，控制栅进一步由硅化物构成。项目17包括项目12的方法，并进一步包括在衬底中形成阱区，作为电容器区，其中，注入步骤进一步被特征化为：在顶部电极和底部电极周围，在阱区中形成掺杂的接触区。项目18包括项目12的方法，并进一步包括在栅极、电容器区中的导电层、和电容器区中多晶硅层的暴露部分上形成层间电介质。项目19包括项目18的方法，并进一步包括形成通过层间电介质到延伸过底部电极的顶部电极的一部分的第一接触。

[0038] 项目20包括在衬底的电容器区上方制造电容器和在半导体衬底的NVM区中制造非易失性存储单元的方法，包括：在衬底的电容器区中形成阱区；在衬底上在阱区和NVM区中生长氧化物层，作为栅电介质；在氧化物层上形成第一多晶硅层；执行阱区和NVM区中的多晶硅层的图案化蚀刻，以形成阱区中的底部电极层和NVM区中的浮置栅层；在多晶硅层上形成绝缘层；在绝缘层上和在阱区和NVM区上方形成导电层；执行阱区上方的导电层的图案化蚀刻，以形成图案化的导电层，其中图案化的导电层在底部电极层上具有第一边，以暴露底部电极层的第一部分，且具有与底部电极层间隔开的平行于第一边的第二边；以及执行通过导电层、绝缘层、底部电容器层、和浮置栅层的图案化蚀刻，以留下来自底部电极层的底部电极、来自顶部电极层的顶部电极、来自NVM区上方的导电层的控制栅、和来自浮置栅层的浮置栅，其中，底部电极具有由顶部电极覆盖的覆盖部分和未被顶部电极覆盖的非覆盖部分，顶部电极具有与底部电极隔开的延伸部分，并且控制栅在第一方向上延伸过浮置栅，并且具有与浮置栅的第一边对准的第一边和与浮置栅的第二边对准的第二边。

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图案化非易失性存储器（NVM）的栅堆叠

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