高周波数クロックインターコネクトのための出力振幅検出器をもつ電流モードバッファ
专利汇可以提供高周波数クロックインターコネクトのための出力振幅検出器をもつ電流モードバッファ专利检索，专利查询，专利分析的服务。并且高速電流モードクロックドライバは、バイアスノードの電圧の振幅を定義された範囲内に維持するためのフィードバック回路を含む。電流モードクロックドライバは、それらのゲート 端子 において発振 信号 を受信するPMOSおよびNMOSトランジスタを含む。PMOSおよびNMOSトランジスタのドレイン端子は、出 力 端子が共通ノードに結合された第1および第2の可変導電率回路の入力端子にそれぞれ結合される。制御回路は、共通ノードの電圧の振幅の減少に応答して第1および第2の可変導電率回路の導電率を増加させ、共通ノードの電圧の振幅の増加に応答して第1および第2の可変導電率回路の導電率を減少させる。第1および第2の可変導電率回路は、随意に、それぞれPMOSおよびNMOSトランジスタである。，下面是高周波数クロックインターコネクトのための出力振幅検出器をもつ電流モードバッファ专利的具体信息内容。
電流モードドライバ回路であって、前記電流モードドライバ回路は下記を備える、 発振信号を受信するゲート端子と、第1の電源電圧を受けるソース端子とを有する第1のPMOSトランジスタと、 前記発振信号を受信するゲート端子と、第2の電源電圧を受けるソース端子とを有する第1のNMOSトランジスタと、 前記第1のPMOSトランジスタのドレイン端子に結合された第1の入力端子と、共通ノードに結合された出力端子とを有する第1の可変導電率回路と、 前記第1のNMOSトランジスタのドレイン端子に結合された第1の入力端子を有する第2の可変導電率回路、前記第2の可変導電率回路は、前記共通ノードに結合された出力端子を有する、と、 前記共通ノードの電圧の振幅の減少に応答して前記第1および第2の可変導電率回路の導電率を増加させるように適応された制御回路、前記制御回路は、前記共通ノードの電圧の振幅の増加に応答して前記第1および第2の可変導電率回路の前記導電率を減少させるようにさらに適応される。前記第1の可変導電率回路が、前記第1のPMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のPMOSトランジスタである、請求項1に記載の電流モードクロックドライバ回路。前記第2の可変導電率回路が、前記第1のNMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のNMOSトランジスタである、請求項2に記載の電流モードクロックドライバ回路。前記制御回路が第1のバイアス回路を備え、前記第1のバイアス回路が、 第1のカレントミラーと、 第1のキャパシタと、 前記共通ノードの前記電圧に応答するソース端子を有する第3のNMOSトランジスタを備える第1の差動増幅器と、 を備える、請求項3に記載の電流モードクロックドライバ回路。前記第1の差動増幅器が、前記第1のカレントミラーによって生成された電流を受け、前記第3のNMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のNMOSトランジスタをさらに備える、請求項4に記載の電流モードクロックドライバ回路。前記第4のNMOSトランジスタのソース端子と前記第2の電源電圧との間に結合された抵抗素子をさらに備える、請求項5に記載の電流モードクロックドライバ回路。前記第1のキャパシタの両端間の電圧が、前記第1のカレントミラーによって供給される電流と、前記第3のNMOSトランジスタを通って流れる電流との間の差によって定義される、請求項6に記載の電流モードクロックドライバ回路。前記制御回路が第2のバイアス回路をさらに備え、前記第2のバイアス回路が、 第2のカレントミラーと、 第2のキャパシタと、 前記共通ノードの前記電圧に応答するソース端子を有する第3のPMOSトランジスタを備える第2の差動増幅器と、 を備える、請求項7に記載の電流モードクロックドライバ回路。前記第2の差動増幅器が、前記第2のカレントミラーによって生成された電流を受け、前記第3のPMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のPMOSトランジスタをさらに備える、請求項8に記載の電流モードクロックドライバ回路。前記第2のキャパシタの両端間の電圧が、前記第2のカレントミラーによって供給される電流と、前記第3のPMOSトランジスタを通って流れる電流との間の差によって定義される、請求項9に記載の電流モードクロックドライバ回路。前記第1のキャパシタの両端間の前記電圧が前記第2のNMOSトランジスタのゲート端子に印加される、請求項10に記載の電流モードクロックドライバ。前記第2のキャパシタの両端間の前記電圧が前記第2のPMOSトランジスタのゲート端子に印加される、請求項11に記載の電流モードクロックドライバ。クロックインターコネクトを駆動する方法であって、前記方法は下記を備える、 第1の電源電圧を受けるソース端子を有する第1のPMOSトランジスタのゲート端子に発振信号を印加することと、 第2の電源電圧を受けるソース端子を有する第1のNMOSトランジスタのゲート端子に前記発振信号を印加することと、 前記第1のPMOSトランジスタのドレイン端子を第1の可変導電率回路の第1の入力端子に結合することと、 前記第1のNMOSトランジスタのドレイン端子を第2の可変導電率回路の第1の入力端子に結合することと、 前記第1および第2の可変導電率回路の出力端子を共通ノードに結合することと、 前記共通ノードの電圧の振幅の減少に応答して前記第1および第2の可変導電率回路の導電率を増加させることと、 前記共通ノードの電圧の振幅の増加に応答して前記第1および第2の可変導電率回路の前記導電率を減少させること。前記第1の可変導電率回路が、前記第1のPMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のPMOSトランジスタである、請求項13に記載の方法。前記第2の可変導電率回路が、前記第1のNMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のNMOSトランジスタである、請求項14に記載の方法。前記第2のNMOSトランジスタの前記導電率を変化させることが、 第1のカレントミラーを形成することと、 前記第1のカレントミラーを第1のキャパシタに結合することと、 前記共通ノードの前記電圧に応答するソース端子を有する第3のNMOSトランジスタを備える第1の差動増幅器を形成することと、 を備える、請求項15に記載の方法。前記第1の差動増幅器が、前記第1のカレントミラーによって生成された電流を受け、前記第3のNMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のNMOSトランジスタをさらに備える、請求項16に記載の方法。前記第4のNMOSトランジスタのソース端子と前記第2の電源電圧との間に抵抗素子を結合すること をさらに備える、請求項17に記載の方法。前記第1のカレントミラーによって供給される電流と、前記第3のNMOSトランジスタを通って流れる電流との間の差によって定義される、前記第1のキャパシタの両端間の電圧を形成すること をさらに備える、請求項18に記載の方法。前記第2のPMOSトランジスタの前記導電率を変化させることが、 第2のカレントミラーを形成することと、 前記第2のカレントミラーを第2のキャパシタに結合することと、 前記共通ノードの前記電圧に応答するソース端子を有する第3のPMOSトランジスタを備える第2の差動増幅器を形成することと、 を備える、請求項19に記載の方法。前記第2の差動増幅器が、前記第2のカレントミラーによって生成された電流を受け、前記第3のPMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のPMOSトランジスタをさらに備える、請求項20に記載の方法。前記第2のカレントミラーによって供給される電流と、前記第3のPMOSトランジスタを通って流れる電流との間の差によって定義される、前記第2のキャパシタの両端間の電圧を形成すること をさらに備える、請求項21に記載の方法。前記第2のNMOSトランジスタのゲート端子に前記第1のキャパシタの前記電圧を印加すること をさらに備える、請求項22に記載の方法。前記第2のPMOSトランジスタのゲート端子に前記第2のキャパシタの前記電圧を印加すること をさらに備える、請求項23に記載の方法。電流モードクロックドライバであって、前記電流モードクロックドライバは下記を備える、 第1の電源電圧を受けるソース端子を有する第1のPMOSトランジスタのゲート端子に発振信号を印加するための手段と、 第2の電源電圧を受けるソース端子を有する第1のNMOSトランジスタのゲート端子に前記発振信号を印加するための手段と、 前記第1のPMOSトランジスタのドレイン端子を第1の可変導電率回路の第1の入力端子に結合するための手段と、 前記第1のNMOSトランジスタのドレイン端子を第2の可変導電率回路の第1の入力端子に結合するための手段と、 前記第1および第2の可変導電率回路の出力端子を共通ノードに結合するための手段と、 前記共通ノードの電圧の振幅の減少に応答して前記第1および第2の可変導電率回路の導電率を増加させるための手段と、 前記共通ノードの電圧の振幅の増加に応答して前記第1および第2の可変導電率回路の前記導電率を減少させるための手段。前記第1の可変導電率回路は、前記第1のPMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のPMOSトランジスタである、請求項25に記載の電流モードクロックドライバ。前記第2の可変導電率回路は、前記第1のNMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のNMOSトランジスタである、請求項26に記載の電流モードクロックドライバ。前記第2のNMOSトランジスタの前記導電率を増加または減少させるための前記手段が、 第1のカレントミラーを形成するための手段と、 前記第1のカレントミラーを第1のキャパシタに結合するための手段と、 前記共通ノードの前記電圧に応答するソース端子を有する第3のNMOSトランジスタを備える第1の差動増幅器を形成するための手段と、 をさらに備える、請求項27に記載の電流モードクロックドライバ。前記第1の差動増幅器が、前記第1のカレントミラーによって生成された電流を受け、前記第3のNMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のNMOSトランジスタをさらに備える、請求項28に記載の電流モードクロックドライバ。前記第4のNMOSトランジスタのソース端子と前記第2の電源電圧との間に抵抗素子を結合するための手段 をさらに備える、請求項29に記載の電流モードクロックドライバ。前記第1のキャパシタの両端間の第1の電圧を形成するための手段をさらに備え、前記第1の電圧が、前記第1のカレントミラーによって供給される電流と、前記第3のNMOSトランジスタを通って流れる電流との間の差によって定義される、 請求項30に記載の電流モードクロックドライバ。前記第2のPMOSトランジスタの前記導電率を増加または減少させるための前記手段が、 第2のカレントミラーを形成するための手段と、 前記第2のカレントミラーを第2のキャパシタに結合するための手段と、 前記共通ノードの前記電圧に応答するソース端子を有する第3のPMOSトランジスタを備える第2の差動増幅器を形成するための手段と、 をさらに備える、請求項31に記載の電流モードクロックドライバ。前記第2の差動増幅器が、前記第2のカレントミラーによって生成された電流を受け、前記第3のPMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のPMOSトランジスタをさらに備える、請求項32に記載の電流モードクロックドライバ。前記第2のキャパシタの両端間の第2の電圧を形成するための手段をさらに備え、前記第2の電圧が、前記第2のカレントミラーによって供給される電流と、前記第3のPMOSトランジスタを通って流れる電流との間の差によって定義される、 請求項33に記載の電流モードクロックドライバ。前記第2のNMOSトランジスタのゲート端子に前記第1の電圧を印加するための手段 をさらに備える、請求項34に記載の電流モードクロックドライバ。前記第2のPMOSトランジスタのゲート端子に前記第2の電圧を印加するための手段 をさらに備える、請求項35に記載の電流モードクロックドライバ。非一時的コンピュータ可読記憶媒体であって、プロセッサによって実行されたとき、前記プロセッサに、 第1の電源電圧を受けるソース端子を有する第1のPMOSトランジスタのゲート端子に発振信号を印加することと、 第2の電源電圧を受けるソース端子を有する第1のNMOSトランジスタのゲート端子に前記発振信号を印加することと、 前記第1のPMOSトランジスタのドレイン端子を第1の可変導電率回路の第1の入力端子に結合することと、 前記第1のNMOSトランジスタのドレイン端子を第2の可変導電率回路の第1の入力端子に結合することと、 前記第1および第2の可変導電率回路の出力端子を共通ノードに結合することと、 前記共通ノードの電圧の振幅の減少に応答して前記第1および第2の可変導電率回路の導電率を増加させることと、 前記共通ノードの電圧の振幅の増加に応答して前記第1および第2の可変導電率回路の前記導電率を減少させることと、 を行わせる命令を備える非一時的コンピュータ可読記憶媒体。前記第1の可変導電率回路が、前記第1のPMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のPMOSトランジスタである、請求項37に記載の非一時的コンピュータ可読記憶媒体。前記第2の可変導電率回路が、前記第1のNMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のNMOSトランジスタである、請求項38に記載の非一時的コンピュータ可読記憶媒体。前記命令がさらに、前記プロセッサに、 第1のカレントミラーを形成することと、 前記第1のカレントミラーを第1のキャパシタに結合することと、 前記共通ノードの前記電圧に応答するソース端子を有する第3のNMOSトランジスタを備える第1の差動増幅器を形成することと、を行わせ、それによって前記第2のNMOSトランジスタの前記導電率を変化させる、 請求項39に記載の非一時的コンピュータ可読記憶媒体。前記第1の差動増幅器が、前記第1のカレントミラーによって生成された電流を受け、前記第3のNMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のNMOSトランジスタをさらに備える、請求項40に記載の非一時的コンピュータ可読記憶媒体。前記命令がさらに、前記プロセッサに、 前記第4のNMOSトランジスタのソース端子と前記第2の電源電圧との間に抵抗素子を結合すること を行わせる、請求項41に記載の非一時的コンピュータ可読記憶媒体。前記命令がさらに、前記プロセッサに、 前記第1のカレントミラーによって供給される電流と、前記第3のNMOSトランジスタを通って流れる電流との間の差によって定義される、前記第1のキャパシタの両端間の電圧を形成すること を行わせる、請求項42に記載の非一時的コンピュータ可読記憶媒体。前記命令がさらに、前記プロセッサに、 第2のカレントミラーを形成することと、 前記第2のカレントミラーを第2のキャパシタに結合することと、 前記共通ノードの前記電圧に応答するソース端子を有する第3のPMOSトランジスタを備える第2の差動増幅器を形成することと、 を行わせ、それによって前記第2のPMOSトランジスタの前記導電率を変化させる、 請求項43に記載の非一時的コンピュータ可読記憶媒体。前記第2の差動増幅器が、前記第2のカレントミラーによって生成された電流を受け、前記第3のPMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のPMOSトランジスタをさらに備える、請求項44に記載の非一時的コンピュータ可読記憶媒体。前記命令がさらに、前記プロセッサに、 前記第2のカレントミラーによって供給される電流と、前記第3のPMOSトランジスタを通って流れる電流との間の差によって定義される、前記第2のキャパシタの両端間の電圧を形成すること を行わせる、請求項45に記載の非一時的コンピュータ可読記憶媒体。前記命令がさらに、前記プロセッサに、 前記第2のNMOSトランジスタのゲート端子に前記第1のキャパシタの前記電圧を印加すること を行わせる、請求項46に記載の非一時的コンピュータ可読記憶媒体。前記命令がさらに、前記プロセッサに、 前記第2のPMOSトランジスタのゲート端子に前記第2のキャパシタの前記電圧を印加すること を行わせる、請求項47に記載の非一時的コンピュータ可読記憶媒体。
[0001]本発明は、集積回路(IC)に関し、より詳細には、IC中で使用される高周波数クロックインターコネクト回路に関する。
[0002]ICは、しばしば、IC中に設置された様々なブロックの動作を制御する多数のクロック信号を生成するように適応されたクロックインターコネクト回路(clock interconnect circuit)を含む。一般にクロックスキュー(clock skew)と呼ばれる、クロック信号の到着時間のばらつきを制御することは重要である。
[0003]クロックスキューは、2つの主要なパラメータ、すなわち、クロック信号から見た負荷、ならびにクロックインターコネクト(clock interconnect)のRC遅延に依存する。よく知られているように、クロックスキューは、サイクルタイムを増加させ、ICが動作することができるレートを低減する。クロックスキューを最小限に抑えるために個々のクロック信号の遅延差を補償するために、いくつかの異なるクロックドライバが開発された。
[0004]ICの動作周波数が増加するにつれて、局部発振器(LO)および位相ロックループ(PLL:phase locked-loop)など、クロック分配回路の様々な構成要素の電力消費が増加し始める。高い周波数での電力消費を低減するために、電流モードクロックドライバ/バッファが開発された。しかしながら、従来の電流モードクロックドライバは、ワーストケースの電圧、温度およびプロセス条件下で動作するように設計される。したがって、従来の電流モードバッファは電力効率的でない。比較的高い周波数で動作するクロックインターコネクト回路の電力消費を制御することは、課題のままである。
[0005]電流モードドライバ回路は、本発明の一実施形態によれば、一部、第1のPMOSトランジスタと、第1のNMOSトランジスタと、第1および第2の可変導電率回路(variable conductivity circuit)と、制御回路とを含む。第1のPMOSトランジスタは、発振信号を受信するゲート端子と、第1の電源電圧を受けるソース端子とを有する。第1のNMOSトランジスタは、発振信号を受信するゲート端子と、第2の電源電圧を受けるソース端子とを有する。第1の可変導電率回路は、第1のPMOSトランジスタのドレイン端子に結合された第1の入力端子と、共通ノードに結合された出力端子とを有する。第2の可変導電率回路は、第1のNMOSトランジスタのドレイン端子に結合された第1の入力端子と、共通ノードに結合された出力端子とを有する。制御回路は、共通ノードの電圧の振幅(voltage swing)の減少に応答して第1および第2の可変導電率回路の導電率を増加させ、さらに、共通ノードの電圧の振幅の増加に応答して第1および第2の可変導電率回路の導電率を減少させるように適応される。
[0006]一実施形態では、第1の可変導電率回路は、第1のPMOSトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するPMOSトランジスタ(第2のPMOSトランジスタ)である。一実施形態では、第2の可変導電率回路は、第1のNMOSトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するNMOSトランジスタ(第2のNMOSトランジスタ)である。
[0007] 一実施形態では、電流モードクロックドライバ回路は、第1のカレントミラー(current mirror)と、第1のキャパシタと、第1の差動増幅器とを含む第1のバイアス回路をさらに含む。第1の差動増幅器は、ソース端子が共通ノードの電圧に応答する第3のNMOSトランジスタを含む。第1の差動増幅器は、第1のカレントミラーによって生成された電流を受け、第3のNMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のNMOSトランジスタをさらに含む。
[0008]一実施形態では、第1のバイアス回路は、一部、第4のNMOSトランジスタのソース端子と第2の電源電圧との間に結合された抵抗素子をさらに含む。一実施形態では、第1のキャパシタの両端間の電圧は、第1のカレントミラーによって供給される電流と、第3のNMOSトランジスタを通って流れる電流との間の差によって定義される。
[0009]一実施形態では、電流モードクロックドライバ回路は、第2のカレントミラーと、第2のキャパシタと、第2の差動増幅器とを含む第2のバイアス回路をさらに含む。第2の差動増幅器は、ソース端子が共通ノードの電圧に応答する第3のPMOSトランジスタを含む。第2の差動増幅器は、第2のカレントミラーによって生成された電流を受け、第3のPMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のPMOSトランジスタをさらに含む。
[0010]一実施形態では、第2のキャパシタの両端間の電圧は、第2のカレントミラーによって供給される電流と、第3のPMOSトランジスタを通って流れる電流との間の差によって定義される。一実施形態では、第1のキャパシタの両端間の電圧が第2のNMOSトランジスタのゲート端子に印加され、第2のキャパシタの両端間の電圧が第2のPMOSトランジスタのゲート端子に印加される。
[0011]クロックインターコネクトを駆動する方法は、本発明の一実施形態によれば、一部、ソース端子が第1の電源電圧を受ける第1のPMOSトランジスタのゲート端子に発振信号を印加することと、ソース端子が第2の電源電圧を受ける第1のNMOSトランジスタのゲート端子に発振信号を印加することと、第1のPMOSトランジスタのドレイン端子を第1の可変導電率回路の第1の入力端子に結合することと、第1のNMOSトランジスタのドレイン端子を第2の可変導電率回路の第1の入力端子に結合することと、第1および第2の可変導電率回路の出力端子を共通ノードに結合することと、共通ノードの電圧の振幅の減少に応答して第1および第2の可変導電率回路の導電率を増加させることと、共通ノードの電圧の振幅の増加に応答して第1および第2の可変導電率回路の導電率を減少させることとを含む。
[0012]一実施形態によれば、第1の可変導電率回路は、第1のPMOSトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するPMOSトランジスタ(第2のPMOSトランジスタ)である。第2の可変導電率回路は、第1のNMOSトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するNMOSトランジスタ(第2のNMOSトランジスタ)である。
[0013]一実施形態では、第2のNMOSトランジスタの導電率を変化させることは、第1のカレントミラーを形成することと、第1のカレントミラーを第1のキャパシタに結合することと、第1の差動増幅器を形成することとを含む。第1の差動増幅器は、ソース端子が共通ノードの電圧に応答する第3のNMOSトランジスタを含む。第1の差動増幅器は、第1のカレントミラーによって生成された電流を受け、ゲート端子が第3のNMOSトランジスタのゲート端子に結合された、第4のNMOSトランジスタをさらに含み得る。
[0014]本方法は、一実施形態によれば、第4のNMOSトランジスタのソース端子と第2の電源電圧との間に抵抗素子を結合することをさらに含む。本方法は、一実施形態によれば、第1のカレントミラーによって供給される電流と、第3のNMOSトランジスタを通って流れる電流との間の差によって定義される、第1のキャパシタの両端間の電圧を形成することをさらに含む。
[0015]一実施形態では、第2のPMOSトランジスタの導電率を変化させることは、第2のカレントミラーを形成することと、第2のカレントミラーを第2のキャパシタに結合することと、第2の差動増幅器を形成することとを含む。第2の差動増幅器は、ソース端子が共通ノードの電圧に応答する第3のPMOSトランジスタをさらに含み得る。第2の差動増幅器は、第2のカレントミラーによって生成された電流を受け、ゲート端子が第3のPMOSトランジスタのゲート端子に結合された、第4のPMOSトランジスタをさらに含み得る。
[0016]本方法は、一実施形態によれば、第2のカレントミラーによって供給される電流と、第3のPMOSトランジスタを通って流れる電流との間の差によって定義される、第2のキャパシタの両端間の電圧を形成することをさらに含む。本方法は、第2のNMOSトランジスタのゲート端子に第1のキャパシタの電圧を印加することと、第2のPMOSトランジスタのゲート端子に第2のキャパシタの電圧を印加することとをさらに含む。
[0017]電流モードクロックドライバは、本発明の一実施形態によれば、一部、第1の電源電圧を受けるソース端子を有する第1のPMOSトランジスタのゲート端子に発振信号を印加するための手段と、第2の電源電圧を受けるソース端子第1のNMOSトランジスタのゲート端子に発振信号を印加するための手段と、第1のPMOSトランジスタのドレイン端子を第1の可変導電率回路の第1の入力端子に結合するための手段と、第1のNMOSトランジスタのドレイン端子を第2の可変導電率回路の第1の入力端子に結合するための手段と、第1および第2の可変導電率回路の出力端子を共通ノードに結合するための手段と、共通ノードの電圧の振幅の減少に応答して第1および第2の可変導電率回路の導電率を増加させるための手段と、共通ノードの電圧の振幅の増加に応答して第1および第2の可変導電率回路の導電率を減少させるための手段とを含む。
[0018]一実施形態では、第1の可変導電率回路は、第1のPMOSトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するPMOSトランジスタ(第2のPMOSトランジスタ)である。第2の可変導電率回路は、第1のNMOSトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するNMOSトランジスタ(第2のNMOSトランジスタ)である。
[0019]一実施形態では、第2のNMOSトランジスタの導電率を増加または減少させるために手段は、第1のカレントミラーを形成するための手段と、第1のカレントミラーを第1のキャパシタに結合するための手段と、ソース端子が共通ノードの電圧に応答する第3のNMOSトランジスタを有する第1の差動増幅器を形成するための手段とをさらに含む。第1の差動増幅器は、第1のカレントミラーによって生成された電流を受け、ゲート端子が第3のNMOSトランジスタのゲート端子に結合された、第4のNMOSトランジスタをさらに含み得る。
[0020]一実施形態では、電流モードクロックドライバは、一部、第4のNMOSトランジスタのソース端子と第2の電源電圧との間に抵抗素子を結合するための手段をさらに含む。一実施形態では、電流モードクロックドライバは、一部、第1のカレントミラーによって供給される電流と、第3のNMOSトランジスタを通って流れる電流との間の差によって定義される、第1のキャパシタの両端間の第1の電圧を形成するための手段をさらに含む。
[0021]一実施形態では、第2のPMOSトランジスタの導電率を増加または減少させるための手段は、第2のカレントミラーを形成するための手段と、第2のカレントミラーを第2のキャパシタに結合するための手段と、ソース端子が共通ノードの電圧に応答する第3のPMOSトランジスタを有する第2の差動増幅器を形成するための手段とをさらに含む。第2の差動増幅器は、第2のカレントミラーによって生成された電流を受け、ゲート端子が第3のPMOSトランジスタのゲート端子に結合された、第4のPMOSトランジスタをさらに含み得る。
[0022]一実施形態では、電流モードクロックドライバは、一部、第2のカレントミラーによって供給される電流と、第3のPMOSトランジスタを通って流れる電流との間の差によって定義される、第2のキャパシタの両端間の第2の電圧を形成するための手段をさらに含む。
[0023]一実施形態では、電流モードクロックドライバは、一部、第2のNMOSトランジスタのゲート端子に第1の電圧を印加するための手段と、第2のPMOSトランジスタのゲート端子に第2の電圧を印加ための手段とをさらに含む。
[0024]非一時的コンピュータ可読記憶媒体は、本発明の一実施形態によれば、プロセッサによって実行されたとき、プロセッサに、第1の電源電圧を受けるソース端子を有する第1のPMOSトランジスタのゲート端子に発振信号を印加することと、第2の電源電圧を受けるソース端子を有する第1のNMOSトランジスタのゲート端子に発振信号を印加することと、第1のPMOSトランジスタのドレイン端子を第1の可変導電率回路の第1の入力端子に結合することと、第1のNMOSトランジスタのドレイン端子を第2の可変導電率回路の第1の入力端子に結合することと、第1および第2の可変導電率回路の出力端子を共通ノードに結合することと、共通ノードの電圧の振幅の減少に応答して第1および第2の可変導電率回路の導電率を増加させることと、共通ノードの電圧の振幅の増加に応答して第1および第2の可変導電率回路の導電率を減少させることとを行わせる命令を含む。
[0025]一実施形態によれば、第1の可変導電率回路は、第1のPMOSトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するPMOSトランジスタ(第2のPMOSトランジスタ)である。第2の可変導電率回路は、第1のNMOSトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するNMOSトランジスタ(第2のNMOSトランジスタ)である。
[0026]一実施形態では、第2のNMOSトランジスタの導電率を変化させるために、命令はさらに、プロセッサに、第1のカレントミラーを形成することと、第1のカレントミラーを第1のキャパシタに結合することと、ソース端子が共通ノードの電圧に応答する第3のNMOSトランジスタを有する第1の差動増幅器を形成することとを行わせる。第1の差動増幅器は、第1のカレントミラーによって生成された電流を受け、ゲート端子が第3のNMOSトランジスタのゲート端子に結合された、第4のNMOSトランジスタをさらに含み得る。
[0027]一実施形態では、命令はさらに、プロセッサに、第4のNMOSトランジスタのソース端子と第2の電源電圧との間に抵抗素子を結合させる。一実施形態では、命令はさらに、プロセッサに、第1のカレントミラーによって供給される電流と、第3のNMOSトランジスタを通って流れる電流との間の差によって定義される、第1のキャパシタの両端間の電圧を形成させる。
[0028]一実施形態では、第2のPMOSトランジスタの導電率を変化させるために、命令はさらに、プロセッサに、第2のカレントミラーを形成することと、第2のカレントミラーを第2のキャパシタに結合することと、ソース端子が共通ノードの電圧に応答する第3のPMOSトランジスタを有する第2の差動増幅器を形成することとを行わせる。第2の差動増幅器は、第2のカレントミラーによって生成された電流を受け、ゲート端子が第3のPMOSトランジスタのゲート端子に結合された、第4のPMOSトランジスタをさらに含み得る。
[0029]一実施形態では、命令はさらに、プロセッサに、第2のカレントミラーによって供給される電流と、第3のPMOSトランジスタを通って流れる電流との間の差によって定義される、第2のキャパシタの両端間の電圧を形成させる。一実施形態では、命令はさらに、プロセッサに、第2のNMOSトランジスタのゲート端子に第1のキャパシタの電圧を印加することと、第2のPMOSトランジスタのゲート端子に第2のキャパシタの電圧を印加することとを行わせる。
[0036]図1は、本発明の一実施形態による、高周波数クロックインターコネクトを駆動するように適応された電流モードバッファ(本明細書では代替的にクロックドライバと呼ぶ)100の簡略図である。クロックドライバ100は、PMOSトランジスタ104、108と、NMOSトランジスタ106、110と、インバータ112、114と、制御回路200とを含むものとして示されている。制御回路200は、トランジスタ108をバイアスするように適応されたバイアス回路150、ならびにトランジスタ110をバイアスするように適応されたバイアス回路250を含む。
[0037]クロックドライバ100は、電圧制御発振器(VCO)102からの発振信号OSCを受信し、クロックドライバ100が設置された集積回路の1つまたは複数のセクション全体にわたって分配され得るクロックインターコネクト200を駆動するものとして示されている。電圧制御発振器102は、位相ロックループ、周波数ロックループまたは任意の他の制御ループ回路の一部であり得る。図1からわかるように、発振信号OSCがPMOSトランジスタ104およびNMOSトランジスタ106のゲート端子に印加される。
[0038]信号OSCがLow値(low value)にあるとき、PMOSトランジスタ104はオンであり、NMOSトランジスタ106はオフである。したがって、信号OSCがLow値にあるとき、ノードBは、トランジスタ104を介して電源電圧VCCに充電することを可能にされる。逆に、信号OSCがHigh値(high value)にあるとき、PMOSトランジスタ104はオフであり、NMOSトランジスタ106はオンである。したがって、信号OSCがHigh値にあるとき、ノードCは、トランジスタ106を介して接地電位に放電することを可能にされる。
[0039]トランジスタ104のドレイン端子はトランジスタ108のソース端子に結合される。同様に、トランジスタ110のソース端子はトランジスタ106のドレイン端子に結合される。トランジスタ108、110のドレイン端子は共通ノードAとインバータ112の入力端子とに結合される。インバータ112の出力端子は、それの出力端子がバイアス回路150、250の入力端子INに結合されたインバータ114の入力端子に結合される。バイアス回路150の出力端子はトランジスタ108のゲート端子に結合される。同様に、バイアス回路250の出力端子はトランジスタ110のゲート端子に結合される。
[0040]バイアス回路150は、トランジスタ104がオンであるときにトランジスタ108をオンにさせるように適応される。バイアス回路150はさらに、トランジスタ104がオフであるときにトランジスタ108をオフにさせるように適応される。同様に、バイアス回路250は、トランジスタ106がオン/オフであるときにトランジスタ110をオンにさせるように適応される。バイアス回路250はさらに、トランジスタ104がオフであるときにトランジスタ108をオフにさせるように適応される。
[0041]したがって、トランジスタ104がオンであり、トランジスタ106がオフであるとき、トランジスタ108、110はそれぞれオンおよびオフであるので、ノードAはトランジスタ104、108を介して電源電圧Vccまで印可される。同様に、トランジスタ106がオンであり、トランジスタ104がオフであるとき、トランジスタ108、110はそれぞれオフおよびオンであるので、ノードAはトランジスタ110、106を介して接地電位まで放電される。ノードAにおける電圧は、インバータ112、114を介してバッファされ、バイアス回路150、250の入力端子INに印加される。トランジスタ108のソース端子に結合されたノードBはクロックインターコネクト200に信号を供給し、クロックインターコネクト200は、クロックダイバー100が設置された集積回路の様々なブロックにクロック信号を与えるように適応される。
[0042]図2は、本発明の一実施形態による、例示的なバイアス回路150の簡略化されたトランジスタ概略図である。バイアス回路150は、PMOSトランジスタ152、156と、NMOSトランジスタ154、158と、キャパシタ160と、抵抗器162とを含むものとして示されている。トランジスタ152、156は、同じゲートソース間電圧を有し、カレントミラーを形成する。抵抗器162は、トランジスタ154のソース端子、すなわち、ノードDの電圧を接地電位より上に維持するように適応される。たとえば、一実施形態では、電源電圧VCCが1.2ボルトであるとき、ノードDは0.2ボルトである。
[0043]トランジスタ152、154、156および158のゲート端子は互いに結合される。トランジスタ152、154のゲート端子およびドレイン端子も互いに結合される。キャパシタ160は、接地電位に結合された第1の端子を有する。キャパシタ160の第2の端子はノードnbiasとトランジスタ156、158のドレイン端子とに結合される。
[0044]バイアス回路150は、トランジスタ158のソース端子の最小電圧、すなわち、端子INの最小電圧を検出するためにトランジスタ154および158のソース端子の電圧を比較するために、差動的に動作するように適応される。上記で説明したように、PMOSトランジスタ152、156はカレントミラーを形成し、したがって同じ電流I1を生成する。したがって、ノードINにおける電圧が増加すると、トランジスタ158のゲートソース間電圧の減少により、トランジスタ158を通る電流は減少する。トランジスタ156を通って流れる電流I1は比較的一定であるので、トランジスタ158を通る電流の流れの減少により、より多くの電流が流れ、キャパシタ160を充電し、それによりノードnbiasの電圧が増加する。
[0045]逆に、ノードINにおける電圧が減少すると、トランジスタ158のゲートソース間電圧の増加により、トランジスタ158を通る電流は増加する。トランジスタ156を通って流れる電流I1は比較的一定であるので、トランジスタ158を通る電流の流れの増加により、電流がキャパシタ160から引き出され、それによりノードnbiasの電圧が減少する。
[0046]図3に、トランジスタ158を通る電流の流れI2と、トランジスタ158のソース端子が受ける電圧VINとの間の関係を示すプロット180を示す。図3からわかるように、電流I2は電圧VINとの反比例の関係を有し、VINが増加すると減少し、VINが減少すると増加する。ノードDの電圧VDとノードDを流れる対応する電流I1とは、プロット180中でポイントD’として識別される。
[0047]図3からわかるように、プロット180は、電圧VINが小さいときは比較的大きい傾きを有し(たとえば、ポイントFとポイントGとの間)、電圧VINが大きいときは比較的小さい傾きを有する(たとえば、ポイントKとポイントLとの間)。したがって、キャパシタ160の両端間の電圧は、大部分が電圧VINのほぼ最小値によって定義される。言い換えれば、バイアス回路150は、それの入力端子INから見た、電圧VINのほぼ最小値を検出し、検出された最小電圧によって定義されるその出力端子nbaisにおける電圧を生成するように適応された最小ピーク検出器である。ノードINにおける電圧の振幅が大きくなり、それにより、ノードINにおける電圧がノードDの電圧よりも小さい時間が長くなるほど、ノードnbiasにおける電圧は大きくなる。図1からわかるように、バイアス回路150の出力端子nbiasはトランジスタ110のゲート端子に結合される。
[0048]図4は、本発明の一実施形態による、例示的なバイアス回路250の簡略化されたトランジスタ概略図である。バイアス回路250は、PMOSトランジスタ252、256と、NMOSトランジスタ254、258と、キャパシタ260と、抵抗器262とを含むものとして示されている。トランジスタ258、254は、同じゲートソース間電圧を有し、カレントミラーを形成する。抵抗器262は、トランジスタ154のソース端子、すなわち、ノードMにおける電圧を電源電圧Vccより下に維持するように適応される。たとえば、一実施形態では、電源電圧VCCが1.2ボルトであるとき、ノードMは1.0ボルトであり得る。
[0049]トランジスタ252、254、256および258のゲート端子は互いに結合される。トランジスタ252、254のゲート端子およびドレイン端子も互いに結合される。キャパシタ260は、接地電位に結合された第1の端子を有する。キャパシタ260の第2の端子はノードpbiasとトランジスタ256、258のドレイン端子とに結合される。
[0050]バイアス回路250は、トランジスタ256のソース端子のピーク電圧、すなわち、端子INのピーク電圧を検出するためにトランジスタ256および262のソース端子の電圧を比較するために、差動的に動作するように適応される。上記で説明したように、NMOSトランジスタ254、258は、カレントミラーを形成し、したがって同じ電流I3を生成する。したがって、ノード(端子)INにおける電圧が増加した場合、トランジスタ256のゲートソース間電圧の増加により、トランジスタ256を通る電流は増加する。トランジスタ258を通って流れる電流I3は比較的一定であるので、トランジスタ256を通る電流の流れの増加は、より多くの電流を流れさせ、キャパシタ260を充電させ、それによってノードpbiasの電圧を増加させる。
[0051]逆に、ノードINにおける電圧が減少した場合、トランジスタ256のゲートソース間の電圧の減少により、トランジスタ256を通る電流は減少する。トランジスタ258を通って流れる電流I3は比較的一定であるので、トランジスタ256を通る電流の流れの減少は、キャパシタ260に放電させ、それによってノードpbiasの電圧を減少させる。
[0052]図5に、トランジスタ258を通る電流の流れI4と、トランジスタ258のソース端子が受ける電圧VINとの間の関係を示すプロット280を示す。図5からわかるように、電流I4は、電圧VINとの直線的関係を有し、VINが減少すると減少し、VINが増加すると増加する。ノードMの電圧VMとノードMを通って流れる対応する電流I3とは、プロット180中でポイントM’として識別される。
[0053]図5からわかるように、プロット280は、電圧VINが大きいときは比較的大きい傾きを有し(たとえば、ポイントPとポイントQとの間)、電圧VINが小さいときは比較的小さい傾きを有する(たとえば、ポイントNとポイントOとの間)。したがって、キャパシタ260の両端間の電圧は、大部分が電圧VINのほぼ最大値によって定義される。言い換えれば、バイアス回路250は、それの入力端子INから見た、電圧VINのほぼピーク値を検出し、この検出されたピーク電圧によって定義されるその出力端子pbaisにおける電圧を生成するように適応されたピーク検出器である。ノードINにおける電圧の振幅が大きくなり、それによりノードINにおける電圧がノードMの電圧よりも大きい時間が長くなるほど、ノードpbiasにおけるDC電圧は大きくなる。図1からわかるように、バイアス回路250の出力端子pbiasはトランジスタ108のゲート端子に結合される。
[0054]図1、図2および図4を同時に参照すると、ノードINの電圧の振幅が増加し、それによりノードINのピーク電圧および最小電圧がそれぞれ増加および減少するにつれて、ノードpbiasにおける電圧は増加し、ノードnbiasにおける電圧は減少する。これによりトランジスタ108、110の導電性が低くなり、それによりノードINの電圧の振幅が減少する。同様に、ノードINの電圧の振幅が減少するにつれて、ノードpbiasにおける電圧は減少し、ノードnbiasにおける電圧は増加する。これによりトランジスタ108、110の導電性が高くなり、それによりノードINの電圧の振幅が増加する。したがって、トランジスタ108、110および制御回路200によって形成されるフィードバックループは、ノードINにおける電圧のばらつきを最小限に抑えるように適応される。
[0055]図6に、本発明の別の実施形態による、高周波数クロックインターコネクトを駆動するように適応された電流モードクロックドライバ300の概略図を示す。クロックドライバ300は、クロックドライバ300が、クロックドライバ100のトランジスタ108、110の代わりに第1および第2の可変導電率回路208、210を含むことを除いて、クロックドライバ100と同様である。
[0056]トランジスタ104のドレイン端子は可変導電率回路208の第1の入力端子に結合される。同様に、トランジスタ106のドレイン端子は可変導電率回路210の第1の入力端子に結合される。制御回路200の出力端子pbiasおよびnbiasは、それぞれ、第1および第2の導電率回路208、210の第2の入力端子に印加される。第1および第2の導電率回路208、210の出力端子は、共通ノードAに結合され、および第1および第2のバイアス回路150、250の入力端子INに結合される。
[0057]バイアス回路150は、トランジスタ104がオンであるときに可変導電率回路208をオンにさせるように適応される。バイアス回路150はさらに、トランジスタ104がオフであるときに可変導電率回路208をオフにさせるように適応される。同様に、バイアス回路250は、トランジスタ106がオン/オフであるときに可変導電率回路210をオンにさせるように適応される。バイアス回路250はさらに、トランジスタ104がオフであるときに可変導電率回路210をオフにさせるように適応される。
[0058]ノードINの電圧の振幅が増加し、それによりノードINのピーク電圧および最小電圧がそれぞれ増加および減少するにつれて、ノードpbiasにおける電圧は増加し、ノードnbiasにおける電圧は減少する。これにより可変導電率回路208、210の導電性が低くなり、それによりノードINの電圧の振幅が減少する。同様に、ノードINの電圧の振幅が減少するにつれて、ノードpbiasにおける電圧は減少し、ノードnbiasにおける電圧は増加する。これにより可変導電率回路208、210の導電性が高くなり、それによりノードINの電圧の振幅が増加する。したがって、可変導電率回路208、210および制御回路200によって形成されるフィードバックループは、ノードINにおける電圧のばらつきを最小限に抑えるように適応される。
[0059]本発明の上記の実施形態は例示的であり、限定的ではない。本発明の実施形態は、クロックドライバにおいて使用される可変導電率回路によって限定されない。本発明の実施形態は、クロックドライバ回路が設置され得るデバイスのタイプ、ワイヤレスまたはそれ以外によって限定されない。他の追加、控除または修正は、本開示に鑑みて明らかであり、添付の特許請求の範囲内に入るものとする。
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