技术领域
[0001] 本
发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
[0002] 肖特基
二极管作为发展时间久、技术成熟的半导体器件结构，其属于一种超高速半导体器件，在
能源转换领域得到广泛应用，多用作高频应用环境。
[0003] 目前的
肖特基二极管往往采用结势垒肖特基二极管，在大
电流条件下(
浪涌电流来临时)，
PN结导通，向器件的漂移区注入少子空穴，从而提高器件的浪涌电流能
力，因此P型阱区面积越大，器件的浪涌电流能力越强。但是，P型阱区面积越大，在相同面积条件下器件的P型阱区之间的肖特基面积会越小，导致在正向导通模式下，器件的导通
电阻显著增加。
[0004] 因此，亟需一种新的改进的半导体器件。
发明内容
[0005] 本发明
实施例提供一种半导体器件及其制造方法，能够在具备优异的正向额定导通能力的同时，具备更强的浪涌电流导通能力。
[0006] 第一方面，本发明实施例提供一种半导体器件，包括：
[0008] 衬底层，位于第一电极层上；
[0009]
外延层，位于衬底层上并具有远离衬底层的第一表面；
[0010] 阱区，阱区由第一表面向外延层内延伸设置，阱区包括在第一方向上交替分布的第一阱区及第二阱区，第二阱区包括间隔分布的多个掺杂单元，在第一方向上第一阱区的最大宽度大于等于掺杂单元的最大宽度；
[0012] 根据本发明实施例的一个方面，第一阱区在第一表面上的正投影为条形，掺杂单元在第一表面上的正投影为圆形或多边形。
[0013] 根据本发明实施例的一个方面，第二阱区内多个掺杂单元规则排布，在垂直于第一方向的第二方向上，分布有一列或者多列掺杂单元。
[0014] 根据本发明实施例的一个方面，第二电极层包括电连接的第一金属层及第二金属层，第一金属层位于阱区背向衬底层的一侧，第二金属层覆盖外延层及第一金属层设置；
[0015] 第一金属层与阱区之间形成欧姆
接触，第二金属层与外延层之间形成肖特基接触。
[0016] 根据本发明实施例的一个方面，第一金属层包括与阱区一一对应设置的多个金属
块，金属块在阱区上的正投影在阱区的边界范围内。
[0017] 根据本发明实施例的一个方面，在第一方向上，第一阱区的最大宽度为3μm～20μm，掺杂单元的最大宽度为0.5μm～3μm。
[0018] 根据本发明实施例的一个方面，衬底层为具有第一掺杂浓度的第一导电类型，外延层为具有第二掺杂浓度的第一导电类型，阱区为第二导电类型；
[0019] 第一掺杂浓度高于第二掺杂浓度，第一导电类型与第二导电类型相反，第一导电类型为N型。
[0020] 第二方面，本发明实施例提供一种半导体器件制造方法，该方法包括：
[0021] 提供衬底层；
[0022] 在衬底层上形成外延层；
[0023] 在外延层远离衬底层的第一表面上形成阱区，阱区由第一表面向外延层内延伸设置，阱区包括在第一方向上交替分布的第一阱区及第二阱区，第二阱区包括间隔分布的多个掺杂单元，在第一方向上第一阱区的最大宽度大于等于掺杂单元的最大宽度；
[0024] 在衬底层背向外延层的一侧形成第一电极层；
[0025] 在外延层及阱区背向衬底层的一侧形成第二电极层，第二电极层覆盖外延层及阱区。
[0026] 根据本发明实施例的一个方面，在外延层及阱区背向衬底层的一侧形成第二电极层，包括：
[0027] 在阱区背向衬底层的一侧形成第一金属层，第一金属层包括与阱区一一对应设置的多个金属块，金属块在阱区上的正投影在阱区的边界范围内；
[0028] 形成覆盖外延层及第一金属层的第二金属层，第二金属层与第一金属层电连接得到第二电极层。
[0029] 根据本发明实施例的一个方面，形成阱区及第一金属层的步骤包括：
[0030] 在外延层远离衬底层的第一表面上垫积
二氧化
硅薄膜，并图形化处理
二氧化硅薄膜；
[0031] 在图形化处理后的二氧化硅薄膜的上方进行第二导电类型离子的注入，得到阱区；
[0032] 形成覆盖图形化处理后的二氧化硅薄膜及阱区的
碳膜；
[0034] 进行高温氧化处理，得到高温氧化后的二氧化硅薄膜，高温氧化后的二氧化硅薄膜的厚度及宽度大于高温氧化前的二氧化硅薄膜的厚度及宽度；
[0035] 在阱区背向衬底层的一侧进行金属
镀膜，并进行
合金退火，得到第一金属层，第一金属层包括与阱区一一对应设置的多个金属块，金属块在阱区上的正投影在阱区的边界范围内。
[0036] 根据本发明实施例提供的半导体器件，第一阱区与第二阱区在第一方向上交替分布，第二阱区包括间隔分布的多个掺杂单元，在第一方向上第一阱区的最大宽度大于掺杂单元的最大宽度。一方面，较宽的第一阱区可以使阱区PN结在导通浪涌电流时提前开启，向高阻的漂移区注入少子空穴，注入并累积在漂移区的少子浓度将很大，为了维持半导体中性条件，其多子浓度也相应大幅度增加，使得其
电阻率明显下降，也就是电导率大大增加，从而形成电导调制效应，提升半导体器件的浪涌电流导通能力；另一方面，第二阱区包括间隔分布的多个掺杂单元，相对第一阱区，可以增加非阱区(即肖特基区域)的面积，避免影响半导体器件反向阻断
漏电流的能力，确保半导体器件的正向额定电流导通能力。
附图说明
[0037] 通过阅读以下参照附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。
[0038] 图1示出根据本发明一个实施例的半导体器件的俯视结构示意图；
[0039] 图2示出根据本发明另一个实施例的半导体器件的俯视结构示意图；
[0040] 图3示出根据本发明一个实施例的半导体器件的截面结构示意图；
[0041] 图4示出根据本发明一个实施例的半导体器件制造方法的流程示意图；
[0042] 图5A至图5O示出根据本发明一个实施例的半导体器件制造方法中形成半导体器件包括的各个部件的步骤的截面结构示意图。
[0043] 附图标记说明：
[0044] 1-第一电极层；
[0045] 2-衬底层；20-终端结构；21-二氧化硅薄膜；211-高温氧化后的二氧化硅薄膜；22-第二导电类型离子；23-碳膜；24-第一电极金属；25-第二电极金属；26-
钝化层；
[0046] 3-外延层；30-第一表面；
[0047] 4-阱区；41-第一阱区；42-第二阱区；420-掺杂单元；
[0048] 5-第二电极层；51-第一金属层；52-第二金属层；510-金属块；
[0049] D1-第一方向；D2-第二方向。
具体实施方式
[0050] 下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本发明进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本发明，并不被配置为限定本发明。对于本领域技术人员来说，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更好的理解。
[0051] 需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0052] 应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0053] 碳化硅结势垒肖特基二极管，即在单纯的肖特基二极管结构的
基础上，加入了PN结结构，在承受反向
电压时，PN结构的耗尽区会扩展并保护PN结之间的肖特基金属，肖特基金属所承受的
电场大大减小，从而可以显著减小反向漏电流。
[0054] 碳化硅PN结构的开启电压一般为2.6V左右，确保PN结构开启就必须保证PN结上方和下方的电势差大于2.6V，PN结下方的电势差主要来自于电流的横向流动，
申请人发现，PN结构的最中心
位置上下的电势差会最早达到2.6V，PN结构的宽度越大，PN结开启的越早。但PN结构越宽，PN结之间的肖特基部分面积越小，会导致在正向额定导通模式下，半导体器件的导通电阻显著增加。
[0055] 为了解决
现有技术问题，本发明提供的半导体器件包括一定数量的较宽PN结，确保较早开始少数载流子注入，同时还包括大量的较窄PN结，保证肖特基部分的面积。以下详细介绍本发明提供的半导体器件的结构。
[0056] 图1为本发明一个实施例的半导体器件的俯视结构示意图。图2为本发明另一个实施例的半导体器件的俯视结构示意图。图3为本发明一个实施例的半导体器件的截面结构示意图。参阅图1至图3，本发明实施例的半导体器件包括第一电极层1、衬底层2、外延层3、阱区4和第二电极层5。应当理解的是，图1及图2仅仅示出了半导体器件部分区域的俯视示意图，可以通过设计并绘制相应形状特征的
光刻掩膜版形成图1或与2所示的阱区4的布局结构。图3仅仅示出了半导体器件部分区域的截面结构示意图。
[0057] 根据本发明实施例的半导体器件可以是碳化硅、硅、氮化镓、氧化镓、金刚石等半导体器件。优选地，根据本发明实施例的半导体器件是碳化硅半导体器件。半导体器件的形状可以是正方形、长方形、圆形、不规则形状等，本发明对此不作限制。
[0058] 第一电极层1作为半导体器件的
阴极。第一电极层1可以为金属层，该金属可以是金、
银、
铜等或其组合。
[0059] 衬底层2位于第一电极层1上，在一个实施例中，第一电极层1与衬底层2之间形成
欧姆接触。衬底层2为具有第一掺杂浓度的第一导电类型。
[0060] 外延层3，位于衬底层2上并具有远离衬底层2的第一表面30，外延层3为具有第二掺杂浓度的第一导电类型。在一些可选的实施方式中，第一导电类型为N型，则衬底层2和外延层3均为N型半导体。N型半导体中存在着大量的
电子，电子具备更高的迁移率，从而拥有更强的电流导通能力。在一些可选的实施方式中，第一掺杂浓度高于第二掺杂浓度，例如衬底层2为重掺杂的N型半导体，外延层3为轻掺杂的N型半导体。
[0061] 阱区4由外延层3的第一表面30向外延层3内延伸设置。在一个实施例中，阱区4形成在外延层3内并且至少部分区域与外延层3的第一表面30重叠。外延层3可以具有多个阱区4，阱区4为第二导电类型。在一些可选的实施方式中，第一导电类型与第二导电类型相反，即阱区4为P型。
[0062] 阱区4包括在第一方向D1上交替分布的第一阱区41及第二阱区42，第二阱区42包括间隔分布的多个掺杂单元420，第一阱区41在第一方向上的最大宽度大于等于所述掺杂单元420在第一方向上的最大宽度。示例性的，第一阱区41的最大宽度为3μm～20μm，掺杂单元420的最大宽度为0.5μm～3μm，可以根据实际需求设置第一阱区41及掺杂单元420的宽度。示例性的，第一方向D1可以理解为第一阱区41的宽度方向，第二方向D2可以理解为第一阱区41的长度方向。
[0063] 第二电极层5覆盖外延层3及阱区4。第二电极层5作为半导体器件的
阳极。第一金属层51可以是金、银、铜等或其组合的金属层。第二电极层5与阱区4形成欧姆接触，第二电极层5与阱区4周围的外延层3形成肖特基接触。
[0064] 根据本发明实施例提供的半导体器件，第一阱区41与第二阱区42在第一方向D1上交替分布，第二阱区42包括间隔分布的多个掺杂单元420，在第一方向D1上第一阱区41的最大宽度大于掺杂单元420的最大宽度。一方面，较宽的第一阱区41可以使阱区PN结在导通浪涌电流时提前开启，向高阻的漂移区注入少子空穴，注入并累积在漂移区的少子浓度将很大，为了维持半导体中性条件，其多子浓度也相应大幅度增加，使得其电阻率明显下降，也就是电导率大大增加，从而形成电导调制效应，提升半导体器件的浪涌电流导通能力；另一方面，第二阱区42包括间隔分布的多个掺杂单元420，相对第一阱区41，可以增加非阱区(即肖特基区域)的面积，避免影响半导体器件反向阻断漏电流的能力，确保半导体器件的正向额定电流导通能力。
[0065] 在一些可选的实施方式中，第一阱区41在第一表面30上的正投影为条形，掺杂单元420在第一表面30上的正投影为圆形或多边形。请参阅图1，第一阱区41的正投影为连续的长条形，掺杂单元420的正投影为圆形，或者，请参阅图2，第一阱区41的正投影为连续的长条形，掺杂单元420的正投影为正六边形，示例性的掺杂单元420在第一表面30上的正投影也可以为正八边形、正十边形、不规则的多边形等。条形形状的第一阱区41可以确保较宽的第一阱区41同时进入少子注入模式，圆形或者多边形的掺杂单元420间隔分布形成第二阱区42，可以增加非阱区(即肖特基区域)的面积占比，避免影响半导体器件的反向阻断漏电流能力，确保半导体器件的正向额定电流导通能力和反向阻断能力。
[0066] 在一些可选的实施方式中，第二阱区42内多个掺杂单元420规则排布，在垂直于第一方向D1的第二方向D2上，分布有一列或者多列掺杂单元420。请参阅图1或图2，在第二方向D2上，分布有三列掺杂单元420。可以理解的是，在第二方向D2上，分布的掺杂单元420的列数越多，或者，掺杂单元420的间隔距离越大，肖特基区域的面积占比会越大，可以根据实际需求设置掺杂单元420的列数及掺杂单元420的间隔距离，本发明对此不作限定。
[0067] 在一些可选的实施方式中，请继续参阅图3，第二电极层5包括电连接的第一金属层51及第二金属层52，第一金属层51位于阱区4背向衬底层2的一侧，第二金属层52覆盖外延层3及第一金属层51设置；第一金属层51与阱区4之间形成欧姆接触，第二金属层52与外延层3之间形成肖特基接触。示例性的，第一金属层51及第二金属层52可以是金、银、铜等或其组合的金属层。
[0068] 在一些可选的实施方式中，第一金属层51包括与阱区4一一对应设置的多个金属块510，金属块510在阱区4上的正投影在阱区4的边界范围内。金属块510的边界小于阱区4的边界，确保与阱区4形成欧姆接触的金属块510完全在阱区4之内，避免发生
短路的
风险。
[0069] 可以理解的是，根据本发明实施例的半导体器件，还可以在半导体器件的边缘处设置终端结构20及
钝化层26，示例性的，请参阅图3，终端结构20位于外延层3背向衬底层2的一侧，钝化层26位于终端结构20背向外延层3的一侧。
[0070] 图4示出根据本发明一个实施例的半导体器件制造方法的
流程图。如图4所示，本发明实施例提供的半导体器件制造方法包括：
[0071] S110，提供衬底层2；
[0072] S120，在衬底层2上形成外延层3；
[0073] S130，在外延层3远离衬底层2的第一表面30上形成阱区4，阱区4由第一表面30向外延层3内延伸设置，阱区4包括在第一方向上交替分布的第一阱区41及第二阱区42，第二阱区42包括间隔分布的多个掺杂单元420，在第一方向上第一阱区41的最大宽度大于等于掺杂单元420的最大宽度；
[0074] S140，在衬底层2背向外延层3的一侧形成第一电极层1；
[0075] S150，在外延层3及阱区4背向衬底层2的一侧形成第二电极层5，第二电极层5覆盖外延层3及阱区4。
[0076] 根据本发明实施例提供的半导体器件，第一阱区41与第二阱区42在第一方向上交替分布，第二阱区42包括间隔分布的多个掺杂单元420，在第一方向上第一阱区41的最大宽度大于掺杂单元420的最大宽度。一方面，较宽的第一阱区41可以使阱区PN结在导通浪涌电流时提前开启，向高阻的漂移区注入少子空穴，注入并累积在漂移区的少子浓度将很大，为了维持半导体中性条件，其多子浓度也相应大幅度增加，使得其电阻率明显下降，也就是电导率大大增加，从而形成电导调制效应，提升半导体器件的浪涌电流导通能力；另一方面，第二阱区42包括间隔分布的多个掺杂单元420，相对第一阱区41，可以增加非阱区(即肖特基区域)的面积，避免影响半导体器件反向阻断漏电流的能力，确保半导体器件的正向额定电流导通能力。
[0077] 在一些可选的实施方式中，可以同时形成第一电极层1及第二电极层5。
[0078] 在一些可选的实施方式中，形成第二电极层5的步骤包括：
[0079] 在阱区4背向衬底层2的一侧形成第一金属层51，第一金属层51包括与阱区4一一对应设置的多个金属块510，金属块510在阱区4上的正投影在阱区4的边界范围内；
[0080] 形成覆盖外延层3及第一金属层51的第二金属层52，第二金属层52与第一金属层51电连接得到第二电极层5。
[0081] 金属块510在阱区4上的正投影在阱区4的边界范围内，避免产生短路。
[0082] 在一些可选的实施方式中，形成阱区4及第一金属层51的步骤包括：
[0083] 在外延层3远离衬底层2的第一表面30上垫积二氧化硅薄膜21，并图形化处理二氧化硅薄膜21；
[0084] 在图形化处理后的二氧化硅薄膜21的上方进行第二导电类型的离子22的注入，得到阱区4；
[0085] 形成覆盖图形化处理后的二氧化硅薄膜21及阱区4的碳膜23；
[0086] 进行高温退火处理，并去除碳膜23；
[0087] 进行高温氧化处理，得到高温氧化后的二氧化硅薄膜211，高温氧化后的二氧化硅薄膜211的厚度及宽度大于高温氧化前的二氧化硅薄膜21的厚度及宽度；
[0088] 在阱区4背向衬底层2的一侧进行金属镀膜，并进行合金退火，得到第一金属层51，第一金属层51包括与阱区4一一对应设置的多个金属块510，金属块510在阱区4上的正投影在阱区4的边界范围内。
[0089] 用作
离子注入掩模的二氧化硅薄膜21，经过高温氧化后，利用其继续定义欧姆接触电极(即金属块510)的边界，由于二氧化硅氧化后会变宽和变厚，其定义的欧姆接触边界会小于其先前定义的阱区4边界，确保与阱区4形成欧姆接触的金属块510完全在阱区4之内，避免后续发生短路风险。该步骤可以省去传统工艺中需要的额外光刻工艺，节约生产成本，同时新的工艺流程可以突破
光刻机的工艺极限，在即使1微米左右宽度的掺杂单元420上也可形成欧姆接触电极(即金属块510)。
[0090] 在一个具体的实施例中，本发明实施例的半导体器件制造方法包括步骤：
[0091] 提供如图5A所示的初始碳化硅半导体材料，该初始碳化硅半导体材料具有重掺杂的N型的衬底层2和轻掺杂的N型的外延层3；
[0092] 通过图形化掩模并注入低剂量的第二导电类型离子，形成如图5B所示的碳化硅器件的终端结构20；
[0093] 通过
化学气相沉积的方法形成如图5C所示的二氧化硅薄膜21；
[0094] 利用光刻技术和蚀刻工艺，对二氧化硅薄膜21进行图形化处理，得到如图5D所示的图形化处理后的二氧化硅薄膜21；
[0095] 如图5E所示，注入一定剂量的第二导电类型离子22，得到如图5F所示的阱区4；
[0096] 如图5G所示，垫积一定厚度的碳膜23；
[0097] 进行高温退火，激活注入的第二导电类型离子22，示例性的，退火
温度为1500℃～1600℃；
[0098] 如图5H所示，利用等离子灰化的方式，去除高温退火保护用碳膜23；
[0099] 进行高温氧化工艺，先前的二氧化硅薄膜(21)经过氧化后会变宽和变厚，得到如图5I所示的高温氧化后的二氧化硅薄膜211；
[0100] 利用较短时间的干法
刻蚀或者湿法
腐蚀去除裸露的碳化硅表面上形成的薄二氧化硅膜；
[0101] 如图5J所示，在外延层3的第一表面30上垫积能够形成欧姆接触的第二电极金属25，同时在衬底层2背向外延层3的一侧表面也垫积能够形成欧姆接触的第一电极金属24，得到作为阴极的第一电极层1；
[0102] 一定温度的合金退火，去除残留的未形成合金的欧姆金属，形成如图5K所示的与阱区4为欧姆接触的多个金属块510，多个金属块510构成第一金属层51；
[0103] 如图5L所示，去除高温氧化后的二氧化硅薄膜211；
[0104] 如图5M所示，垫积钝化层26；
[0105] 如图5N所示，利用光刻技术和刻蚀技术图形化钝化层26；并垫积与非阱区形成肖特基接触的金属；
[0106] 如图5O所示，利用光刻技术和刻蚀工艺图形化肖特基金属，合金退火形成肖特基接触的第二金属层52，至此，得到的第一金属层51和第二金属层52构成作为阳极的第二电极层5；
[0107] 进一步的，可进行传统的
正面及背面金属加厚工艺。
[0108] 需要说明的是，在本文中，工艺步骤顺序只是作为本实施例的一个举例说明，按照成本控制，制造工艺能力不同，前后顺序可以做适当调动，不影响本发明实施例的实施效果，这对本领域技术人员也是显而易见的。
[0109] 应当理解，
说明书对于本发明的具体实施方式的描述是示例性的，而不应当解释为对于本发明保护范围的不当限制。本发明的保护范围由其
权利要求限定，并涵盖落入其范围内的所有实施方式及其明显的等同变例。
