듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치{SEMICONDUCTOR DEVICE HAVING DUAL WORK FUNCTION GATE STRUCTURE AND METHOD FOR MANUFACTURING THE SAME, MEMORY CELL HAVING THE SAME AND ELECTRONIC DEVICE HAVING THE SAME}

본 발명은 반도체장치에 관한 것으로서, 상세하게는 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀 및 그를 구비한 전자장치에 관한 것이다.

반도체장치가 고집적화됨에 따라, 비-플라나형 트랜지스터(Non-planar transistor)에서 게이트유도드레인누설전류(Gate Induced Drain Leakage; GIDL) 특성이 반도체장치의 성능에 큰 영향을 미치고 있다.

본 실시예들은, 게이트유도드레인누설 전류 및 전류 구동 능력을 개선할 수 있는 반도체장치 및 그 제조 방법을 제공한다.

본 실시예들은, 리프레쉬 특성을 개선할 수 있는 메모리셀을 제공한다.

본 실시예들은, 성능이 개선된 전자장치를 제공한다.

본 실시예에 따른 반도체장치는 트렌치에 의해 서로 이격되어 형성된 제1불순물영역과 제2불순물영역을 포함하는 기판, 상기 기판의 상부 표면보다 낮은 레벨에 위치하는 상기 트렌치 내의 게이트전극 및 상기 게이트전극 상의 캡핑층을 포함하는 반도체장치에 있어서, 상기 게이트전극은, 상기 트렌치의 저면 및 측벽을 커버링하되, 상기 제1불순물영역 및 제2불순물영역과 비-오버랩되는 알루미늄이 함유된 금속질화물을 포함하는 제1일함수라이너; 및 상기 트렌치의 측벽을 커버링하되, 상기 제1불순물영역 및 제2불순물영역과 오버랩되는 실리콘이 함유된 비-금속물질을 포함하는 제2일함수라이너를 포함할 수 있다.

본 실시예에 따른 반도체장치는 트렌치에 의해 서로 이격되어 형성된 제1불순물영역과 제2불순물영역을 포함하는 기판, 상기 기판의 상부 표면보다 낮은 레벨에 위치하는 상기 트렌치 내의 게이트전극 및 상기 게이트전극 상의 캡핑층을 포함하는 반도체장치에 있어서, 상기 게이트전극은, 상기 트렌치의 저면 및 측벽을 커버링하되, 상기 제1불순물영역 및 제2불순물영역과 비-오버랩되는 알루미늄이 함유된 금속질화물을 포함하는 제1일함수라이너; 상기 트렌치의 측벽을 커버링하되, 상기 제1불순물영역 및 제2불순물영역과 오버랩되는 실리콘이 함유된 비-금속물질을 포함하는 제2일함수라이너; 상기 제1일함수라이너 상에서 상기 트렌치를 부분적으로 채우는 제1저저항전극; 및 상기 제2일함수라이너에 접촉하여 상기 제1저저항전극 상에 위치하는 제2저저항전극을 포함하되, 상기 제1저저항전극과 제2저저항전극은 상기 제2일함수라이너에 대해 반응성을 갖는 물질을 포함할 수 있다.

본 실시예에 따른 반도체장치는 트렌치에 의해 서로 이격되어 형성된 제1불순물영역과 제2불순물영역을 포함하는 기판, 상기 기판의 상부 표면보다 낮은 레벨에 위치하는 상기 트렌치 내의 게이트전극 및 상기 게이트전극 상의 캡핑층을 포함하는 반도체장치에 있어서, 상기 게이트전극은, 상기 트렌치의 저면 및 측벽을 커버링하되, 상기 제1불순물영역 및 제2불순물영역과 비-오버랩되는 알루미늄이 함유된 금속질화물을 포함하는 제1일함수라이너; 상기 트렌치의 측벽을 커버링하되, 상기 제1불순물영역 및 제2불순물영역과 오버랩되는 실리콘이 함유된 비-금속물질을 포함하는 제2일함수라이너; 상기 제1일함수라이너 및 제2일함수라이너에 접촉하여 상기 트렌치를 부분적으로 채우는 싱글 저저항전극을 포함할 수 있다.

본 실시예에 따른 반도체장치 제조 방법은 기판에 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 상기 트렌치를 부분적으로 채우는 게이트전극을 형성하는 단계; 상기 게이트전극 상에 캡핑층을 채우는 단계; 및 상기 게이트전극 양측의 기판 내에 제1불순물영역과 제2불순물영역을 형성하는 단계를 포함하고, 상기 게이트전극을 형성하는 단계는, 상기 트렌치의 저면 및 측벽을 커버링하되, 상기 제1불순물영역 및 제2불순물영역과 비-오버랩되는 알루미늄이 함유된 금속질화물을 포함하는 제1일함수라이너를 형성하는 단계; 및 상기 트렌치의 측벽을 커버링하되, 상기 제1불순물영역 및 제2불순물영역과 오버랩되는 실리콘이 함유된 비-금속물질을 포함하는 제2일함수라이너를 형성하는 단계를 포함할 수 있다.

본 실시예에 따른 트랜지스터회로는, 트렌치에 의해 서로 이격되어 형성된 소스영역과 드레인영역을 구비하는 제1영역을 포함하는 기판, 상기 기판의 상부 표면보다 낮은 레벨에 위치하는 상기 트렌치 내의 매립게이트전극 및 상기 매립게이트전극 상의 캡핑층을 포함하는 비-플라나형 트랜지스터; 및 상기 기판의 제2영역 상에 형성된 플라나게이트전극을 포함하는 플라나형 트랜지스터를 포함하고, 상기 매립게이트전극은, 상기 트렌치의 저면 및 측벽을 커버링하되 상기 소스영역 및 드레인영역과 비-오버랩되는 티타늄알루미늄질화물을 포함하는 제1일함수라이너; 및 상기 트렌치의 측벽을 커버링하되, 상기 소스영역 및 드레인영역과 오버랩되는 N형 도프드 폴리실리콘을 포함하는 제2일함수라이너를 포함할 수 있다.

본 실시예에 따른 메모리셀은, 트렌치에 의해 서로 이격되어 형성된 제1불순물영역과 제2불순물영역을 포함하는 기판; 상기 기판의 상부 표면보다 낮은 레벨에 위치하는 상기 트렌치 내의 매립워드라인; 상기 매립워드라인 상의 캡핑층; 상기 제1불순물영역에 접속된 비트라인; 및 상기 제2불순물영역에 접속된 메모리요소를 포함하고, 상기 매립워드라인은, 상기 트렌치의 저면 및 측벽을 커버링하되, 상기 제1불순물영역 및 제2불순물영역과 비-오버랩되는 티타늄알루미늄질화물을 포함하는 제1일함수라이너; 및 상기 트렌치의 측벽을 커버링하되, 상기 제1불순물영역 및 제2불순물영역과 오버랩되는 N형 도프드 폴리실리리콘을 포함하는 제2일함수라이너를 포함할 수 있다.

본 실시예에 따른 전자장치는, 트렌치에 의해 서로 이격되어 형성된 제1불순물영역과 제2불순물영역을 포함하는 기판, 상기 기판의 상부 표면보다 낮은 레벨에 위치하는 상기 트렌치 내의 매립게이트전극 및 상기 매립게이트전극 상의 캡핑층을 포함하는 적어도 하나의 비-플라나형 트랜지스터를 포함하는 전자장치에 있어서, 상기 매립게이트전극은, 상기 트렌치의 저면 및 측벽을 커버링하되, 상기 제1불순물영역 및 제2불순물영역과 비-오버랩되는 티타늄알루미늄질화물을 포함하는 제1일함수라이너; 및 상기 트렌치의 측벽을 커버링하되, 상기 제1불순물영역 및 제2불순물영역과 오버랩되는 N형 도프드 폴리실리콘을 포함하는 제2일함수라이너를 포함할 수 있다.

본 기술은 게이트전극과 소스영역/드레인영역 사이에 N형 도프드 폴리실리콘을 포함하는 저일함수라이너를 형성하므로써, 게이트유도드레인누설을 감소시킬 수 있다.

본 기술은 채널에 오버랩되는 티타늄알루미늄질화물을 포함하는 고일함수라이너를 형성하므로써, 채널 도즈를 감소시켜 접합누설을 감소시킬 수 있다.

도 1은 제1실시예에 따른 반도체장치를 도시한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 3a 및 도 3b는 제1실시예가 적용된 매립 게이트형 핀채널 트랜지스터를 도시한 도면이다.
도 4a 내지 도 4e는 제1실시예의 변형예들을 도시한 도면이다.
도 5a 내지 도 5h는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 6a 내지 도 6g는 제1실시예의 제5변형예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 7은 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 8a 내지 도 8d는 제2실시예의 변형예들을 도시한 도면이다.
도 9a 내지 도 9f는 제2실시예의 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 10a 내지 도 10i는 제2실시예의 제4변형예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 11은 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 12는 본 실시예들에 따른 반도체장치를 포함하는 트랜지스터회로의 일예를 도시한 도면이다.
도 13은 본 실시예들에 따른 반도체장치를 포함하는 메모리셀의 일예를 도시한 평면도이다.
도 14는 본 실시예들에 따른 반도체장치를 포함하는 전자장치를 도시한 도면이다.

본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.

도 1은 제1실시예에 따른 반도체장치를 도시한 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b는 도 1의 B-B'선에 따른 단면도이다.

반도체장치(100)는 게이트구조(100G), 제1불순물영역(117) 및 제2불순물영역(118)을 포함할 수 있다. 기판(101)에 소자분리층(102) 및 활성영역(104)이 형성될 수 있다. 활성영역(104) 내에 제1불순물영역(117) 및 제2불순물영역(118)이 배치될 수 있다. 활성영역(104)과 소자분리층(102)을 가로지르는 트렌치, 즉 게이트트렌치(105)가 형성될 수 있다. 게이트트렌치(105) 내에 게이트구조(100G)가 형성될 수 있다. 게이트트렌치(105)에 의해 제1불순물영역(117)과 제2불순물영역(118)이 이격될 수 있다.

반도체장치(100)는 트랜지스터를 포함할 수 있다. 제1실시예 및 그 변형예들은, 비-플라나 트랜지스터, 예컨대, 매립게이트형 트랜지스터에 적용될 수 있다.

제1실시예에 따른 반도체장치(100)를 자세히 살펴보기로 한다.

반도체장치(100)는 기판(101)에 형성된다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(201)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.

기판(101)에 소자분리층(102) 및 활성영역(104)이 형성될 수 있다. 소자분리층(102)에 의해 활성영역(104)이 정의될 수 있다. 소자분리층(102)은 트렌치 식각에 의해 형성된 STI 영역(Shallow Trench Isolation region)일 수 있다. 소자분리층(102)은 얕은 트렌치, 예들 들어, 분리트렌치(Isolation trench, 103)에 절연물질을 채워 형성할 수 있다.

기판(101) 내에 게이트트렌치(105)가 형성될 수 있다. 평면도로 볼 때, 게이트트렌치(105)는 어느 한 방향으로 연장된 라인 형태(line type)가 될 수 있다. 게이트트렌치(105)는 활성영역(104)과 소자분리층(102)을 가로지르는 형태일 수 있다. 게이트트렌치(105)는 분리트렌치(103)보다 더 얕은 깊이를 가질 수 있다. 게이트트렌치(105)는 제1트렌치(105A)와 제2트렌치(105B)를 포함할 수 있다. 제1트렌치(105A)는 활성영역(104) 내에 형성될 수 있다. 제2트렌치(105B)는 소자분리층(102) 내에 형성될 수 있다. 제1트렌치(105A)로부터 제2트렌치(105B)로 연속적으로 확장될 수 있다. 제1트렌치(105A)의 바닥면과 제2트렌치(105B)의 바닥면은 동일 레벨에 위치할 수 있다. 게이트트렌치(105)의 저부는 곡률을 가질 수 있다.

활성영역(104) 내에 제1불순물영역(117)과 제2불순물영역(118)이 형성될 수 있다. 제1불순물영역(117)과 제2불순물영역(118)은 도전형 불순물이 도핑된 영역이다. 예컨대, 도전형 불순물은 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 제1불순물영역(117)과 제2불순물영역(118)은 동일 도전형의 불순물로 도핑될 수 있다. 게이트트렌치(105) 양측의 활성영역(104) 내에 제1불순물영역(117)과 제2불순물영역(118)이 위치한다. 제1불순물영역(117)과 제2불순물영역(118)은 각각 소스영역과 드레인영역에 대응할 수 있다. 제1불순물영역(117)과 제2불순물영역(118)의 하부면은 활성영역(104)의 상부 표면(top surface)으로부터 소정의 깊이에 위치할 수 있다. 제1불순물영역(117)과 제2불순물영역(118)은 게이트트렌치(105)의 측벽에 접할 수 있다. 제1불순물영역(117)과 제2불순물영역(118)의 하부면은 게이트트렌치(105)의 바닥면보다 높을 수 있다.

게이트트렌치(105) 내에 게이트구조(100G)가 배치될 수 있다. 게이트구조(100G)는 제1불순물영역(117)과 제2불순물영역(118) 사이의 활성영역(104) 내에 배치되면서 소자분리층(102) 내로 연장될 수 있다. 게이트구조(100G)는 활성영역(104) 내에 배치된 부분의 바닥면과 소자분리층(102) 내에 배치된 부분의 바닥면이 낮은 레벨에 위치할 수 있다.

게이트구조(100G)는 게이트절연층(106), 게이트전극(107), 캡핑층(116)을 포함할 수 있다. 게이트전극(107)은 활성영역(104)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(107)은 게이트트렌치(105)를 부분적으로 채울 수 있다. 따라서, '매립 게이트전극'이라고 지칭될 수 있다. 캡핑층(116)은 게이트전극(107) 상에 위치할 수 있다. 게이트절연층(106)은 게이트트렌치(105)의 바닥면 및 측벽들 상에 형성될 수 있다.

게이트절연층(106)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.

게이트전극(107)은 저저항부(Low-resistivity portion)와 일함수부(Workfunction portion)를 포함할 수 있다. 일함수부는 제1일함수라이너(First workfunction liner, 109)와 제2일함수라이너(Second workfunction liner, 113)를 포함할 수 있다. 저저항부는 제1저저항전극(111)과 제2저저항전극(115)을 포함할 수 있다. 제1불순물영역(117)과 제2불순물영역(118) 사이의 게이트전극(107)을 따라 채널(120)이 형성될 수 있다. 채널(120)은 일반적인 플라나형 트랜지스터에 비해 채널길이가 길다. 이에 따라, 숏채널효과를 방지할 수 있다.

이하, 제1일함수라이너(109)와 제1저저항전극(111)을 하부 매립부(Lower buried portion, 108)라 약칭한다. 제2일함수라이너(113)와 제2저저항전극(115)을 상부 매립부(Upper buried portion, 112)라 약칭한다.

하부 매립부(108)는 제1일함수라이너(109) 및 제1저저항전극(111)을 포함할 수 있다. 제1저저항전극(111)은 게이트트렌치(105)에 부분적으로 채워진다. 제1저저항전극(111)과 게이트절연층(106) 사이에 제1일함수라이너(109)가 위치할 수 있다. 제1일함수라이너(109) 및 제1저저항전극(111)의 상부 표면 높이는 동일할 수 있다. 제1일함수라이너(109)는 게이트트렌치(105)의 저면 및 측벽을 커버링하되 제1,2불순물영역(117, 118)과 비-오버랩될 수 있다. 하부 매립부(108)는 채널(Channel, 120)과 오버랩될 수 있다. 따라서, 제1일함수라이너(109)는 채널(120)과 오버랩될 수 있다.

상부 매립부(112)는 제2일함수라이너(113) 및 제2저저항전극(115)을 포함할 수 있다. 제2저저항전극(115)은 하부 매립부(108) 상에서 게이트트렌치(105)에 부분적으로 채워진다. 제2일함수라이너(113)는 제2저저항전극(115)과 게이트절연층(106) 사이에 위치할 수 있다. 제2일함수라이너(113)는 게이트트렌치(105)의 양측벽에 각각 위치하는 스페이서 형상을 가질 수 있다. 제2일함수라이너(113)는 제1저저항전극(111)과 제2저저항전극(115) 사이에 위치하지 않을 수 있다. 제2일함수라이너(113) 및 제2저저항전극(115)의 상부 표면 높이는 동일할 수 있다. 제2일함수라이너(109)는 게이트트렌치(105)의 측벽을 라이닝하되 제1,2불순물영역(117, 118)과 오버랩될 수 있다.

상부 매립부(112)의 상부에 캡핑층(116)이 채워질 수 있다. 캡핑층(116)은 게이트전극(107)을 보호하는 역할을 한다. 캡핑층(116)은 절연물질을 포함할 수 있다. 캡핑층(116)는 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(116)은 실리콘질화물과 실리콘산화물의 조합을 포함할 수 있다. 예컨대, 캡핑층(116)을 형성하기 위해 실리콘질화물로 라이닝한 후, 스핀온절연물질(Spin On Dielectric; SOD)로 채울 수 있다.

게이트전극(107)에 대해 자세히 살펴보면 다음과 같다.

제1일함수라이너(109)와 제2일함수라이너(113)는 도전성물질일 수 있다. 제1일함수라이너(109)와 제2일함수라이너(113)는 서로 다른 일함수 물질로 형성된다. 제1일함수라이너(109)는 제2일함수라이너(113)보다 일함수가 높을 수 있다. 제1일함수라이너(109)는 고일함수물질(High workfunction material)을 포함할 수 있다. 제2일함수라이너(113)는 저일함수물질(Low workfunction material)을 포함할 수 있다. 고일함수 물질은 실리콘의 미드갭일함수(Mid-gap Work Function)보다 높은 일함수를 갖는 물질이다. 저일함수 물질은 실리콘의 미드갭일함수보다 낮은 일함수를 갖는 물질이다. 부연 설명하면, 고일함수 물질은 4.5eV보다 높은 일함수를 갖고, 저일함수 물질은 4.5eV보다 낮은 일함수를 가질 수 있다. 제1일함수라이너(109)는 금속함유물질(metal-containing material)을 포함할 수 있다. 제2일함수라이너(113)는 비-금속물질(non-metal material)을 포함할 수 있다.

제1일함수라이너(109)는 금속질화물(Metal nitride)을 포함하고, 제2일함수라이너(113)는 실리콘함유물질을 포함할 수 있다. 제1일함수라이너(109)는 고일함수를 갖기 위해 제1일함수조정종(work function adjustment species)이 함유될 수 있다. 제1일함수조정종은 알루미늄(Al)을 포함할 수 있다. 따라서, 제1일함수라이너(109)는 알루미늄이 함유된 금속질화물을 포함할 수 있다. 알루미늄이 미함유된 금속질화물보다 알루미늄이 함유된 금속질화물의 일함수가 더 높다. 본 실시예에서, 제1일함수라이너(109)는 알루미늄이 함유된 티타늄질화물(Al containing Titanium nitride)을 포함할 수 있다. 알루미늄이 함유된 티타늄질화물은 '티타늄알루미늄질화물(Titanium aluminum nitride; TiAlN)' 또는 '알루미늄 도프드 티타늄질화물(Aluminum doped titanium nitride; Al doped TiN)'이라고 지칭될 수 있다. 제1일함수라이너(109)는 제1저저항전극(111)으로부터 게이트절연층(106)을 보호할 수 있다. 예컨대, 제1저저항전극(111)에 함유된 불순물이 게이트절연층(106)으로 확산하는 것을 방지할 수 있다.

제2일함수라이너(113)는 저일함수를 갖는다. 제2일함수라이너(113)는 저일함수를 갖기 위해 제2일함수조정종(work function adjustment species)이 함유될 수 있다. 제2일함수조정종은 N형 도펀트를 포함할 수 있다. 따라서, 제2일함수라이너(113)는 N형 도펀트가 함유된 실리콘함유물질을 포함할 수 있다. 본 실시예에서, 제2일함수라이너(113)는 폴리실리콘을 포함하며, 예컨대, N형 도펀트가 도핑된 폴리실리콘(이하, N형 도프드 폴리실리콘)을 포함할 수 있다. N형 도프드 폴리실리콘은 저일함수를 갖는다. N형 도펀트는 인(Ph) 또는 비소(As)를 포함할 수 있다. 제2일함수라이너(113)는 제1불순물영역(117)과 제2불순물영역(118)에 오버랩(overlap)될 수 있다. 예컨대, 제2일함수라이너(113)는 제1불순물영역(117)과 제2불순물영역(118)에 수평적으로 오버랩될 수 있다.

제1저저항전극(111)은 제1일함수라이너(109)보다 낮은 비저항 물질을 포함한다. 제2저저항전극(115)은 제2일함수라이너(113)보다 낮은 비저항 물질을 포함한다. 제1저저항전극(111)과 제2저저항전극(115)은 동일 물질 또는 다른 물질로 형성될 수 있다. 제1저저항전극(111)과 제2저저항전극(115)은 저저항 물질로 형성될 수 있다. 이에 따라, 제1저저항전극(111)과 제2저저항전극(115)에 의해 게이트전극(107)의 저항이 낮아진다. 제1저저항전극(111)과 제2저저항전극(115)은 저저항 금속함유물질을 포함한다. 게이트전극(107)의 저항을 낮추기 위해 제2일함수라이너(113)는 얇은 두께로 형성될 수 있다. 이로써, 금속물질의 체적을 크게 하여 게이트전극(107)의 저항을 현저히 낮출 수 있다.

제1실시예에서, 제2저저항전극(115)은 제2일함수라이너(113)에 대해 비-반응성물질(Non-reactive materials)로 형성될 수 있다. 즉, 제2일함수라이너(113)와 반응하지 않는 물질로 형성될 수 있다. 예를 들어, 제2저저항전극(115)으로서 티타늄질화물이 사용되는 경우, 제2일함수라이너(213)의 실리콘과 제2저저항전극(215)은 반응하지 않는다. 따라서, 제2저저항전극(115)과 제2일함수라이너(113) 사이에 배리어가 생략될 수 있다.

위와 같이, 제2저저항전극(115)은 제2일함수라이너(113)보다 비저항이 낮고, 제2일함수라이너(113)에 대해 비-반응성물질인 저저항 금속함유물질로 형성될 수 있다.

제1저저항전극(111)또한 제1,2일함수라이너(109, 113)보다 비저항이 낮고, 제2일함수라이너(113)에 대해 비-반응성물질인 저저항 금속함유물질로 형성될 수 있다. 아울러, 제1저저항전극(111)은 게이트절연층(106)에 어택을 주지 않는 물질로 형성될 수 있다. 예컨대, 제1저저항전극(111)은 불소(Fluorine)와 같은 불순물이 미함유된 물질로 형성될 수 있다.

제1저저항전극(111)과 제2저저항전극(115)은 티타늄질화물을 포함할 수 있다. 제2저저항전극(115)이 제2일함수라이너(109, 113)에 대해 비-반응성물질이고, 제1저저항전극(111)이 불소미함유물질이므로, 게이트전극(107)은 배리어가 필요없게 되어, '배리어-리스 게이트전극(barrier-less gate electrode)'이라고 지칭할 수 있다. 다른 실시예에서, 제1저저항전극(111)과 제2저저항전극(115)은 불소가 미함유된 텅스텐, 즉 불소프리텅스텐(Fluorine-free tungsten; FFW)을 포함할 수 있다.

제1불순물영역(117), 제2불순물영역(118) 및 게이트구조(100G)는 트랜지스터를 구성할 수 있다. 예컨대, 트랜지스터는 '매립게이트형 트랜지스터(Buried Gate type transistor)'라고 지칭할 수 있다. 제1불순물영역(117)과 제2불순물영역(118) 사이의 게이트트렌치(105)의 표면을 따라 채널(120)이 정의될 수 있다. 일부 실시예에서, 채널(120)은 채널도핑(channel doping)에 의한 도펀트를 포함할 수 있다.

제1실시예에 따르면, 제1일함수라이너(109)에 의해 문턱전압(Threshold voltage, Vt)이 조절된다. 제1일함수라이너(109)에 의해 문턱전압을 쉬프트(Shift)시킬 수 있다. 예컨대, 제1일함수라이너(109)의 알루미늄은 제1일함수라이너(109)와 게이트절연층(106)의 계면에 쌍극자층(dipole layer)을 형성시킨다. 쌍극자층은 하부 매립부(108)의 일함수를 변화시키고, 이에 따라 문턱전압을 쉬프트시킬 수 있다. 결국, 제1일함수라이너(109)에 의해 채널(120)의 도즈(channel dose)를 낮출 수 있다.

게이트트렌치(105)가 고종횡비(High aspect ratio)를 갖기 때문에, 일반적인 채널도핑에 의해서는, 게이트트렌치(105)의 바닥부까지 충분히 도핑을 수행하기 어렵다. 따라서, 채널도핑 이후에 추가로 게이트트렌치(105)의 바닥부에 국부적으로 채널도핑을 수행하는데, 이를 '국부적채널도핑'이라 지칭한다. 국부적채널도핑으로서 임플란트(Implantation)를 적용하는 경우, LCI(Locally Channel Implantation)라고 지칭한다.

제1일함수라이너(109)에 의해 채널 도즈를 낮출 수 있으므로, 국부적채널도핑의 도즈를 현저히 낮추거나, 국부적채널도핑을 생략할 수 있다. 결국, 본 실시예들은, 채널도즈를 낮추므로, 접합누설(junction leakage) 특성이 개선된다.

또한, 제1실시예는, 제2일함수라이너(113)가 저일함수를 갖기 때문에, 제1불순물영역(117) 및 제2불순물영역(118)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다. 고일함수의 제1일함수라이너(109)가 제1불순물영역(117) 및 제2불순물영역(118)에 오버랩되는 경우, 게이트유도드레인누설이 증가될 수 있다. 따라서, 제2일함수라이너(113)는 제1불순물영역(117) 및 제2불순물영역(118)에 비-오버랩(Non-overlap)되도록 높이가 조절될 수 있다. 비교예로서, 제2일함수라이너(113)로서, 저일함수 금속물질, 즉 N형 일함수 금속이 사용될 수도 있으나, N형 일함수 금속은 N형 도프드 폴리실리콘의 일함수보다 높다. N형 일함수 금속으로는 N형 도프드 폴리실리콘에 준하는 낮은 일함수를 얻기 어렵다.

제2일함수라이너(113)의 비저항이 다른 금속물질들에 비해 상대적으로 높을 수 있으나, 게이트전극(107)에서 차지하는 제2일함수라이너(113)의 비율(즉, 두께)을 최대한 작게(즉, 얇게) 하므로써 게이트전극(107)의 저항에 미치는 영향은 무시할 수 있다. 아울러, 제2일함수라이너(113)가 제1저저항전극(111)의 상부 표면에서 존재하지 않으므로, 게이트전극(107)에서 차지하는 제2일함수라이너(113)의 비율을 더욱 감소시킬 수 있다.

게이트전극(107)은 듀얼일함수 매립게이트전극(Dual work function BG)이 될 수 있다. 예컨대, 듀얼일함수 매립게이트전극은 고일함수를 갖는 제1일함수라이너(109)와 저일함수를 갖는 제2일함수라이너(113)를 포함한다.

제1실시예에 따른 게이트전극(107)은 매립게이트형 핀채널 트랜지스터(Buried Gate type Fin channel transistor)에 적용될 수 있다.

도 3a 및 도 3b는 제1실시예가 적용된 매립 게이트형 핀채널 트랜지스터를 도시한 도면이다. 도 3a는 도 1의 A-A'선에 따른 단면도이다. 도 3b는 도 1의 B-B'선에 따른 단면도이다. 반도체장치(100)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다.

도 3a 및 도 3b를 참조하면, 게이트트렌치(105)는 제1트렌치(105AF)와 제2트렌치(105BF)를 포함한다. 제1트렌치(105AF)는 활성영역(104) 내에 형성된다. 제2트렌치(105BF)는 소자분리층(102) 내에 형성된다. 제1트렌치(105AF)로부터 제2트렌치(105BF)로 연속적으로 연장될 수 있다. 게이트트렌치(105)에서, 제1트렌치(105AF)와 제2트렌치(105BF)는 서로 다른 레벨에 위치하는 바닥면을 가질 수 있다. 예를 들어, 제1트렌치(105AF)의 바닥면은 제2트렌치(105BF)의 바닥면보다 높은 레벨에 위치할 수 있다. 제1트렌치(105AF)와 제2트렌치(105BF)의 높이 차이는 소자분리층(102)이 리세스됨에 따라 형성된다. 따라서, 제2트렌치(105BF)는 제1트렌치(105AF)의 바닥면보다 낮은 바닥면을 갖는 리세스영역(R)을 포함할 수 있다.

제1트렌치(105AF)와 제2트렌치(105BF) 사이의 단차로 인하여 활성영역(104)에 핀영역(Fin region, 104F)이 형성된다. 따라서, 활성영역(104)은 핀영역(104F)을 포함한다.

이와 같이, 제1트렌치(105AF) 아래에 핀영역(104F)이 형성되고, 핀영역(104F)의 측벽은 리세스된 소자분리층(102F)에 의해 노출된다. 핀영역(104F)은 채널이 형성되는 부분이다. 핀영역(104F)은 새들핀(Saddle Fin)이라고 일컫는다. 핀영역(104F)에 의해 채널 폭을 증가시킬 수 있고, 전기적 특성을 향상시킬 수 있다.

반도체장치(100)의 게이트구조(100G)는 게이트절연층(106), 게이트전극(107), 캡핑층(116)을 포함할 수 있다. 게이트전극(107)은 하부 매립부(108)와 상부 매립부(112)를 포함할 수 있다. 핀영역(104F)의 측벽과 상부 표면 상에 게이트절연층(106)이 형성된다. 하부 매립부(108)는 핀영역(104F)의 측벽과 상부를 모두 덮는 형태가 된다. 하부 매립부(108)는 리세스영역(R)을 채우면서 게이트트렌치(105) 내에 형성된다. 하부 매립부(108)의 단면적은 활성영역(104) 내에서보다 소자분리층(102) 내에서 더 넓을 수 있다. 상부 매립부(112)는 핀영역(104F)의 측벽 주변에 위치하지 않는다. 핀영역(104F)의 채널도즈는 제1일함수라이너(109)에 의해 영향을 받는다.

도 4a 내지 도 4e는 제1실시예의 변형예들을 도시한 도면이다. 제1실시예의 변형예들에 따른 반도체장치(100)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다. 게이트구조(1001G, 1002G, 1003G, 1004G, 1005G)를 제외한 나머지 구성들은 제1실시예와 동일할 수 있다.

도 4a를 참조하면, 제1변형예에 따른 반도체장치(100)의 게이트구조(1001G)는 게이트절연층(106), 게이트전극(107), 캡핑층(116)을 포함할 수 있다. 게이트전극(107)은 하부 매립부(108)와 상부 매립부(112)를 포함할 수 있다.

하부 매립부(108)는 제1일함수라이너(109) 및 제1저저항전극(111)을 포함할 수 있다. 제1저저항전극(111)은 게이트트렌치(105)에 부분적으로 채워진다. 제1저저항전극(111)과 게이트절연층(106) 사이에 제1일함수라이너(109)가 위치할 수 있다. 제1일함수라이너(109) 및 제1저저항전극(111)의 상부 표면 높이는 동일할 수 있다.

상부 매립부(112)는 제2일함수라이너(113), 상부 배리어(114) 및 제2저저항전극(115)을 포함할 수 있다. 제2저저항전극(115)은 하부 매립부(108) 상에서 게이트트렌치(105)에 부분적으로 채워진다. 제2일함수라이너(113)는 제2저저항전극(115)과 게이트절연층(106) 사이에 위치할 수 있다. 제2일함수라이너(113)는 게이트트렌치(105)의 양측벽에 각각 위치하는 스페이서 형상을 가질 수 있다. 제2일함수라이너(113)는 제1저저항전극(111)과 제2저저항전극(115) 사이에 위치하지 않을 수 있다. 제2일함수라이너(113) 및 제2저저항전극(115)의 상부 표면 높이는 동일할 수 있다. 상부 배리어(114)는 제2일함수라이너(113)와 제2저저항전극(115) 사이에 위치할 수 있다. 상부 배리어(114)의 일부는 제1저저항전극(111)과 제2저저항전극(115) 사이에 위치할 수 있다.

제1변형예에서, 제2저저항전극(115)은 저저항 물질이면서 제2일함수라이너(113)에 대해 반응성물질로 형성될 수 있다. 즉, 제2일함수라이너(113)와 반응하기 쉬운 물질로 형성될 수 있다. 예를 들어, 제2저저항전극(115)으로서 텅스텐이 사용될 수 있다. 제2일함수라이너(113)의 실리콘과 제2저저항전극(115)의 텅스텐이 반응하여 텅스텐실리사이드가 형성될 수 있다. 텅스텐실리사이드에 의해 저항이 증가될 수 있다. 따라서, 이러한 실리사이드반응을 방지하기 위해, 제2저저항전극(115)과 제2일함수라이너(113) 사이에 상부 배리어(114)가 위치한다. 상부 배리어(114)는 제2일함수라이너(113)보다 비저항이 낮은 물질로 형성될 수 있다.

위와 같이, 제2저저항전극(115)은 제2일함수라이너(113)보다 비저항이 낮고, 제2일함수라이너(113)에 대해 반응성물질인 저저항 금속함유물질로 형성될 수 있다.

제1저저항전극(111)은 제1,2일함수라이너(109, 113)보다 비저항이 낮고, 제2일함수라이너(113)에 대해 비-반응성물질인 저저항 금속함유물질로 형성될 수 있다. 아울러, 제1저저항전극(111)은 게이트절연층(106)에 어택을 주지 않는 물질로 형성될 수 있다.

제1변형예에 따르면, 제1일함수라이너(109)는 티타늄알루미늄질화물을 포함하고, 제2일함수라이너(113)는 N형 도프드 폴리실리콘을 포함할 수 있다. 제1저저항전극(111)은 티타늄질화물을 포함할 수 있다. 제2저저항전극(115)은 텅스텐을 포함할 수 있다. 상부 배리어(114)는 티타늄질화물을 포함할 수 있다.

도 4b를 참조하면, 제2변형예에 따른 반도체장치(100)의 게이트구조(1002G)는 게이트절연층(106), 게이트전극(107), 캡핑층(116)을 포함할 수 있다. 게이트전극(107)은 하부 매립부(108)와 상부 매립부(112)를 포함할 수 있다.

하부 매립부(108)는 제1일함수라이너(109), 하부 배리어(110) 및 제1저저항전극(111)을 포함할 수 있다. 제1저저항전극(111)은 게이트트렌치(105)에 부분적으로 채워진다. 제1저저항전극(111)과 게이트절연층(106) 사이에 제1일함수라이너(109)가 위치할 수 있다. 제1일함수라이너(109) 및 제1저저항전극(111)의 상부 표면 높이는 동일할 수 있다. 하부 배리어(110)는 제1일함수라이너(109)와 제1저저항전극(111) 사이에 위치할 수 있다.

상부 매립부(112)는 제2일함수라이너(113) 및 제2저저항전극(115)을 포함할 수 있다. 제2저저항전극(115)은 하부 매립부(108) 상에서 게이트트렌치(105)에 부분적으로 채워진다. 제2일함수라이너(113)는 제2저저항전극(115)과 게이트절연층(106) 사이에 위치할 수 있다. 제2일함수라이너(113)는 게이트트렌치(105)의 양측벽에 각각 위치하는 스페이서 형상을 가질 수 있다. 제2일함수라이너(113)는 제1저저항전극(111)과 제2저저항전극(115) 사이에 위치하지 않을 수 있다. 제2일함수라이너(113) 및 제2저저항전극(115)의 상부 표면 높이는 동일할 수 있다.

제2변형예에서, 제1저저항전극(111)은 저저항 물질이면서 게이트절연층(106)에 어택을 주는 불순물을 포함하는 물질로 형성될 수 있다. 예를 들어, 제1저저항전극(111)으로서 텅스텐이 사용될 수 있다. 텅스텐은 육불화불소(WF ₆ ) 등의 소스가스를 이용하여 증착하는데, 이때 불소에 의해 게이트절연층(106)이 어택받을 수 있다. 따라서, 이러한 불소어택을 방지하기 위해, 제1저저항전극(111)과 제1일함수라이너(109) 사이에 하부 배리어(110)가 위치한다. 제1일함수라이너(109)는 불소어택을 방지하기 위한 배리어의 기능을 수행할 수 있으나, 하부 배리어(110)에 의해 불소 어택을 더욱 방지할 수 있다. 하부 배리어(110)는 비저항이 낮은 물질로 형성될 수 있다.

제2저저항전극(115)은 제1,2일함수라이너(109, 113)보다 비저항이 낮고, 제2일함수라이너(113)에 대해 비-반응성물질인 저저항 금속함유물질로 형성될 수 있다. 따라서, 도 4a의 상부 배리어(114)가 필요없다.

제2변형예에 따르면, 제1일함수라이너(109)는 티타늄알루미늄질화물을 포함하고, 제2일함수라이너(113)는 N형 도프드 폴리실리콘을 포함할 수 있다. 제1저저항전극(111)은 텅스텐을 포함할 수 있다. 제2저저항전극(115)은 티타늄질화물을 포함할 수 있다. 하부 배리어(110)는 티타늄질화물을 포함할 수 있다.

도 4c를 참조하면, 제3변형예에 따른 반도체장치(100)의 매립게이트구조(1003G)는 게이트절연층(106), 게이트전극(107), 캡핑층(116)을 포함할 수 있다. 게이트전극(107)은 하부 매립부(108), 상부 매립부(112) 및 하부 매립부(108)와 상부 매립부(112) 사이의 중간 배리어(119)를 포함할 수 있다.

하부 매립부(108)는 제1일함수라이너(109), 하부 배리어(110) 및 제1저저항전극(111)을 포함할 수 있다. 제1저저항전극(111)은 게이트트렌치(105)에 부분적으로 채워진다. 제1저저항전극(111)과 게이트절연층(106) 사이에 제1일함수라이너(109)가 위치할 수 있다. 제1일함수라이너(109) 및 제1저저항전극(111)의 상부 표면 높이는 동일할 수 있다. 하부 배리어(110)는 제1일함수라이너(109)와 제1저저항전극(111) 사이에 위치할 수 있다.

상부 매립부(112)는 제2일함수라이너(113) 및 제2저저항전극(115)을 포함할 수 있다. 제2저저항전극(115)은 하부 매립부(108) 상에서 게이트트렌치(105)에 부분적으로 채워진다. 제2일함수라이너(113)는 제2저저항전극(115)과 게이트절연층(106) 사이에 위치할 수 있다. 제2일함수라이너(113)는 게이트트렌치(105)의 양측벽에 각각 위치하는 스페이서 형상을 가질 수 있다. 제2일함수라이너(113)는 제1저저항전극(111)과 제2저저항전극(115) 사이에 위치하지 않을 수 있다. 제2일함수라이너(113) 및 제2저저항전극(115)의 상부 표면 높이는 동일할 수 있다.

제1저저항전극(111)은 저저항 물질이면서 게이트절연층(106)에 어택을 주는 불순물을 포함하는 물질로 형성될 수 있다. 예를 들어, 제1저저항전극(111)으로서 텅스텐이 사용될 수 있다. 텅스텐은 육불화불소(WF ₆ ) 등의 소스가스를 이용하여 증착하는데, 이때 불소에 의해 게이트절연층(106)이 어택받을 수 있다. 따라서, 이러한 불소어택을 방지하기 위해, 제1저저항전극(111)과 제1일함수라이너(109) 사이에 하부 배리어(110)가 위치한다. 제1일함수라이너(109)는 불소어택을 방지하기 위한 배리어의 기능을 수행할 수 있으나, 하부 배리어(110)에 의해 불소 어택을 더욱 방지할 수 있다. 하부 배리어(110)는 비저항이 낮은 물질로 형성될 수 있다.

제2저저항전극(115)은 제1,2일함수라이너(109, 113)보다 비저항이 낮고, 제2일함수라이너(113)에 대해 비-반응성물질인 저저항 금속함유물질로 형성될 수 있다.

제3변형예는, 중간 배리어(119)를 포함할 수 있다. 중간 배리어(119)는 하부 매립부(108)와 상부 매립부(112) 사이에 위치할 수 있다. 중간 배리어(119)에 의해 제2일함수라이너(113)와 제1저저항전극(111)의 반응을 방지할 수 있다. 제2일함수라이너(113)의 두께가 두꺼운 경우, 제2일함수라이너(113)와 제1저저항전극(111)이 접촉할 수 있다. 따라서, 제2일함수라이너(113)와 제1저저항전극(111)의 반응을 방지하기 위해, 중간 배리어(119)가 형성될 수 있다. 중간 배리어(119)는 제2일함수라이너(111)에 대해 비-반응성물질로 형성될 수 있다. 중간 배리어(119)는 티타늄질화물로 형성될 수 있다.

제3변형예에 따르면, 제1일함수라이너(109)는 티타늄알루미늄질화물을 포함하고, 제2일함수라이너(113)는 N형 도프드 폴리실리콘을 포함할 수 있다. 제1저저항전극(111)은 텅스텐을 포함할 수 있다. 제2저저항전극(115)은 티타늄질화물을 포함할 수 있다. 하부 배리어(110)와 중간 배리어(119)는 티타늄질화물을 포함할 수 있다.

도 4d를 참조하면, 제4변형예에 따른 반도체장치(100)의 매립게이트구조(1004G)는 게이트절연층(106), 게이트전극(107), 캡핑층(116)을 포함할 수 있다. 게이트전극(107)은 하부 매립부(108) 및 상부 매립부(112)를 포함할 수 있다.

하부 매립부(108)는 제1일함수라이너(109), 하부 배리어(110) 및 제1저저항전극(111)을 포함할 수 있다. 제1저저항전극(111)은 게이트트렌치(105)에 부분적으로 채워진다. 제1저저항전극(111)과 게이트절연층(106) 사이에 제1일함수라이너(109)가 위치할 수 있다. 제1일함수라이너(109) 및 제1저저항전극(111)의 상부 표면 높이는 동일할 수 있다. 하부 배리어(110)는 제1일함수라이너(109)와 제1저저항전극(111) 사이에 위치할 수 있다.

상부 매립부(112)는 제2일함수라이너(113), 상부 배리어(114) 및 제2저저항전극(115)을 포함할 수 있다. 제2저저항전극(115)은 하부 매립부(108) 상에서 게이트트렌치(105)에 부분적으로 채워진다. 제2일함수라이너(113)는 제2저저항전극(115)과 게이트절연층(106) 사이에 위치할 수 있다. 제2일함수라이너(113)는 게이트트렌치(105)의 양측벽에 각각 위치하는 스페이서 형상을 가질 수 있다. 제2일함수라이너(113)는 제1저저항전극(111)과 제2저저항전극(115) 사이에 위치하지 않을 수 있다. 상부 배리어(114)는 제2일함수라이너(113)와 제2저저항전극(115) 사이에 위치할 수 있다. 상부 배리어(114)의 일부는 제1저저항전극(111)과 제2저저항전극(115) 사이에 위치할 수 있다. 제2일함수라이너(113) 및 제2저저항전극(115)의 상부 표면 높이는 동일할 수 있다.

제1저저항전극(111)은 저저항 물질이면서 게이트절연층(106)에 어택을 주는 불순물을 포함하는 물질로 형성될 수 있다. 따라서, 제1저저항전극(111)과 제1일함수라이너(109) 사이에 하부 배리어(110)가 위치한다. 제1저저항전극(111)은 텅스텐을 포함할 수 있다. 제1저저항전극(111)은 제2일함수라이너(113)에 대해 반응성물질일 수 있다.

제2저저항전극(115)은 저저항 물질이면서 제2일함수라이너(113)에 대해 반응성물질로 형성될 수 있다. 따라서, 제2저저항전극(115)과 제2일함수라이너(113) 사이에 상부 배리어(114)가 위치한다.

위와 같이, 제1저저항전극(111)과 제2저저항전극(115)은 제2일함수라이너(113)에 대해 반응성물질로 형성될 수 있다. 게이트절연층(106)의 어택을 방지하기 위해 하부 배리어(110)가 형성될 수 있다. 제2저저항전극(115)과 제2일함수라이너(113)의 반응을 방지하기 위해 상부 배리어(114)가 형성될 수 있다.

도 4e를 참조하면, 제5변형예에 따른 반도체장치(100)의 매립게이트구조(1005G)는 게이트절연층(106), 게이트전극(107), 캡핑층(116)을 포함할 수 있다. 게이트전극(107)은 하부 매립부(108), 상부 매립부(112) 및 중간 배리어(119)를 포함할 수 있다.

하부 매립부(108)는 제1일함수라이너(109), 하부 배리어(110) 및 제1저저항전극(111)을 포함할 수 있다. 제1저저항전극(111)은 게이트트렌치(105)에 부분적으로 채워진다. 제1저저항전극(111)과 게이트절연층(106) 사이에 제1일함수라이너(109)가 위치할 수 있다. 제1일함수라이너(109) 및 제1저저항전극(111)의 상부 표면 높이는 동일할 수 있다. 하부 배리어(110)는 제1일함수라이너(109)와 제1저저항전극(111) 사이에 위치할 수 있다.

상부 매립부(112)는 제2일함수라이너(113), 상부 배리어(114) 및 제2저저항전극(115)을 포함할 수 있다. 제2저저항전극(115)은 하부 매립부(108) 상에서 게이트트렌치(105)에 부분적으로 채워진다. 제2일함수라이너(113)는 제2저저항전극(115)과 게이트절연층(106) 사이에 위치할 수 있다. 제2일함수라이너(113)는 게이트트렌치(105)의 양측벽에 각각 위치하는 스페이서 형상을 가질 수 있다. 제2일함수라이너(113)는 제1저저항전극(111)과 제2저저항전극(115) 사이에 위치하지 않을 수 있다. 상부 배리어(114)는 제2일함수라이너(113)와 제2저저항전극(115) 사이에 위치할 수 있다. 상부 배리어(114)의 일부는 제1저저항전극(111)과 제2저저항전극(115) 사이에 위치할 수 있다. 제2일함수라이너(113) 및 제2저저항전극(115)의 상부 표면 높이는 동일할 수 있다.

중간 배리어(119)는 하부 매립부(108)와 상부 매립부(112) 사이에 위치할 수 있다.

제1저저항전극(111)은 저저항 물질이면서 게이트절연층(106)에 어택을 주는 불순물을 포함하는 물질로 형성될 수 있다. 따라서, 제1저저항전극(111)과 제1일함수라이너(109) 사이에 하부 배리어(110)가 위치한다. 제1저저항전극(111)은 텅스텐을 포함할 수 있다. 제1저저항전극(111)은 제2일함수라이너(113)에 대해 반응성물질일 수 있다.

제2저저항전극(115)은 저저항 물질이면서 제2일함수라이너(113)에 대해 반응성물질로 형성될 수 있다. 따라서, 제2저저항전극(115)과 제2일함수라이너(113) 사이에 상부 배리어(114)가 위치한다.

위와 같이, 제1저저항전극(111)과 제2저저항전극(115)은 제2일함수라이너(113)에 대해 반응성물질로 형성될 수 있다. 게이트절연층(106)의 어택을 방지하기 위해 하부 배리어(110)가 형성될 수 있다. 제2저저항전극(115)과 제2일함수라이너(113)의 반응을 방지하기 위해 상부 배리어(114)가 형성될 수 있다. 제1저저항전극(111)과 제2일함수라이너(113)의 반응을 방지하기 위해 중간배리어(119)가 형성될 수 있다.

상술한 바와 같은 변형예들은, 매립게이트형 핀채널 트랜지스터에 적용될 수 있다.

이하, 제1실시예에 따른 반도체장치의 제조 방법이 설명된다.

도 5a 내지 도 5h는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 5a 내지 도 5h는 도 1의 A-A'선에 따른 공정 단면도이다.

도 5a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성된다. 소자분리층(12)에 의해 활성영역(14)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. 예를 들어, 기판(11) 상에 패드층(Pad layer, 도시 생략)을 형성한 후 소자분리마스크(도시 생략)를 이용하여 패드층 및 기판(11)을 식각한다. 이로써 분리트렌치(13)가 형성된다. 분리트렌치(13)는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치(103)를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.

기판(11) 내에 게이트트렌치(15)가 형성된다. 게이트트렌치(15)는 활성영역(14) 및 소자분리층(12)을 가로지르는 라인 형태로 형성될 수 있다. 게이트트렌치(15)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(15)는 분리트렌치(13)보다 얕게 형성될 수 있다. 게이트트렌치(15)의 깊이는 후속 게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극의 저항을 감소시킬 수 있다. 게이트트렌치(105)의 저부는 곡률을 가질 수 있다. 이와 같이 곡률을 갖도록 형성하므로써, 게이트트렌치(105)의 저부에서 요철을 최소화하고, 그에 따라 게이트전극의 채움을 용이하게 수행할 수 있다. 또한, 곡률을 갖도록 하므로써, 게이트트렌치(105)의 저부 모서리에 각진 모양을 제거하여 전계집중을 완화할 수 있다.

도 5b에 도시된 바와 같이, 게이트트렌치(15)의 표면 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)을 형성하기 전에, 게이트트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.

게이트절연층(16)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 게이트절연층(16)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.

게이트절연층(16) 상에 제1일함수라이너층(17A)이 형성될 수 있다. 제1일함수라이너층(17A)은 게이트절연층(16)의 표면 상에 컨포멀하게 형성될 수 있다. 제1일함수라이너층(17A)은 실리콘의 미드갭일함수(4.5eV)보다 높은 일함수를 갖는다. 제1일함수라이너층(17A)을 '고일함수층'이라고 지칭할 수 있다. 제1일함수라이너층(17A)은 금속함유물질로 형성될 수 있다. 제1일함수라이너층(17A)은 알루미늄이 함유된 티타늄질화물을 포함할 수 있다. 알루미늄이 함유된 티타늄질화물은 '티타늄알루미늄질화물(TiAlN)' 또는 '알루미늄 도프드 티타늄질화물(Al doped TiN)'이라고 지칭될 수 있다. 알루미늄 도프드 티타늄질화물(Al doped TiN)을 형성하기 위한 방법으로서, 티타늄질화물(TiN)을 증착한 후 알루미늄 임플란트(Al implant) 등의 도핑(doping)을 실시할 수 있다. 티타늄알루미늄질화물(TiAlN)의 형성 방법으로는, 티타늄질화물(TiN) 증착이 수행되는 증착공정 중에 알루미늄함유물질을 첨가하여 인시튜(in-situ)로 도핑시킬 수도 있다. 예컨대, 화학기상증착(CVD)에 의해 티타늄질화물(TiN)을 증착할 때, 티타늄소스물질, 질소함유물질 및 알루미늄소스물질을 동시에 흘려준다. 티타늄알루미늄질화물은 티타늄질화물보다 일함수가 높다.

제1일함수라이너층(17A) 상에 제1저저항층(19A)이 형성될 수 있다. 제1저저항층(19A)은 게이트트렌치(15)를 채울 수 있다. 제1저저항층(19A)은 저저항 금속물질을 포함한다. 제1저저항층(19A)은 게이트절연층(16)의 어택을 방지하기 위해, 불소와 같은 불순물들을 미함유하는 물질로 형성될 수 있다. 아울러, 제1저저항층(19A)은 제2일함수라이너층에 대해 비-반응성물질(Non-reactive material)로 형성될 수 있다. 제1저저항층(19A)은 티타늄질화물로 형성될 수 있다. 제1저저항층(19A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 다른 실시예로서, 제1저저항층(19A)으로서 텅스텐과 같은 불소 함유 물질로 형성되는 경우, 제1저저항층(19A)을 형성하기 전에 하부 배리어층을 미리 형성할 수 있다. 하부 배리어층은 제1일함수라이너층(17A)의 표면 상에 컨포멀하게 형성될 수 있다. 하부 배리어층은 금속함유물질로 형성될 수 있다. 하부 배리어층은 금속질화물(Metal nitride)을 포함할 수 있다. 예를 들어, 하부 배리어층은 티타늄질화물(Titanium nitride)을 포함할 수 있다. 하부 배리어층은 후속 제1리세싱 공정에 의해 하부 배리어가 될 수 있다. 하부 배리어는 도 4b 내지 도 4e를 참조하기로 한다.

도 5c에 도시된 바와 같이, 게이트트렌치(15) 내부에 제1일함수라이너(17) 및 제1저저항전극(19)이 잔류하도록 제1리세싱 공정(first recessing process)을 진행한다. 제1리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제1일함수라이너(17)는 제1일함수라이너층(17A)의 에치백공정에 의해 형성된다. 제1저저항전극(19)은 제1저저항층(19A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 제1리세싱 공정은 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다.

상술한 제1리세싱 공정에 의해 하부 매립부(20)가 형성된다. 하부 매립부(20)는 제1일함수라이너(17) 및 제1저저항전극(19)을 포함한다. 하부 매립부(20)는 활성영역(14)의 상부 표면보다 낮게 리세스될 수 있다.

도 5d에 도시된 바와 같이, 제2일함수라이너층(21A)이 형성될 수 있다. 제2일함수라이너층(21A)은 하부 매립부(20)의 표면 및 게이트절연층(16)을 라이닝할 수 있다. 제2일함수라이너층(21A)은 제1일함수라이너(17)와는 다른 일함수 물질일 수 있다. 제2일함수라이너층(21A)은 저일함수 물질을 포함한다. 제2일함수라이너층(21A)은 비-금속물질로 형성될 수 있다. 제2일함수라이너층(21A)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.

도 5e에 도시된 바와 같이, 제2일함수라이너층(21A)에 대해 제2리세싱 공정을 실시할 수 있다. 즉, 제2일함수라이너층(21A)이 식각될 수 있다. 예컨대, 제2일함수라이너층(21A)이 에치백될 수 있다. 이에 따라, 예비 제2일함수라이너(21B)가 형성될 수 있다. 예비 제2일함수라이너(21B)는 스페이서 형상을 가질 수 있다. 예비 제2일함수라이너(21B)에 의해 제1저저항전극(19)의 상부 표면이 노출될 수 있다. 예비 제2일함수라이너(21B)와 제1일함수라이너(17)가 접촉될 수 있다. 예비 제2일함수라이너(21B)와 제1일함수라이너(17)는 동일 두께로 형성될 수 있다. 예비 제2일함수라이너(21B)의 상부는 활성영역(14)의 상부 표면과 동일 레벨에 위치할 수 있다.

도 5f에 도시된 바와 같이, 예비 제2일함수라이너(21B) 상에 제2저저항층(23A)이 형성될 수 있다. 제2저저항층(23A)은 예비 제2일함수라이너(21B) 및 하부 매립부(20) 상에서 게이트트렌치(15)의 나머지 부분을 채울 수 있다. 제2저저항층(23A)은 제1저저항전극(19)과 동일한 물질로 형성될 수 있다. 제2저저항층(23A)은 저저항 금속물질을 포함한다. 제2저저항층(23A)은 예비 제2일함수라이너(21B)에 대해 비-반응성물질로 형성될 수 있다. 제2저저항층(23A)은 티타늄질화물로 형성될 수 있다. 제2저저항층(23A)은 화학기상증착법 또는 원자층증착법에 의해 형성될 수 있다. 다른 실시예로서, 제2저저항층(23A)으로서 텅스텐과 같은 예비 제2일함수라이너(21B)에 대해 반응성물질로 형성되는 경우, 제2저저항층(23A)을 형성하기 전에 상부 배리어층을 미리 형성할 수 있다. 상부 배리어층은 예비 제2일함수라이너(21B) 및 하부 매립부(20)의 표면 상에 컨포멀하게 형성될 수 있다. 상부 배리어층은 금속함유물질로 형성될 수 있다. 상부 배리어층은 금속질화물을 포함할 수 있다. 예를 들어, 상부 배리어층은 티타늄질화물을 포함할 수 있다. 상부 배리어층은 하부 배리어층과 동일 물질로 형성될 수 있다. 상부 배리어층은 후속 제3리세싱 공정에 의해 상부 배리어가 될 수 있다. 상부 배리어는 도 4a, 도 4d 및 도 4e를 참조하기로 한다.

도 5g에 도시된 바와 같이, 게이트트렌치(15) 내부에 제2일함수라이너(21) 및 제2저저항전극(23)이 잔류하도록 제3리세싱 공정을 진행한다. 제3리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제2저저항전극(23)은 제2저저항층(23A)의 에치백공정에 의해 형성된다. 제2일함수라이너(21)는 예비 제2일함수라이너(21B)의 에치백 공정에 의해 형성된다. 제3리세싱 공정은 평탄화 공정을 먼저 진행한 후에 후속하여 에치백 공정을 진행할 수 있다. 평탄화 공정은 활성영역(14) 상부면 상의 게이트절연층(16)의 표면이 노출될때까지 진행될 수 있다. 제2저저항전극(23)과 제2일함수라이너(21)의 상부표면은 동일 레벨일 수 있다. 이에 따라, 제2저저항전극(23)이 후속의 제1 및 제2불순물영역과 오버랩되지 않는다.

제3리세싱공정에 의해 상부 매립부(24)가 형성된다. 상부 매립부(24)는 제2일함수라이너(21) 및 제2저저항전극(23)을 포함한다.

이와 같은 제1리세싱 공정, 제2리세싱 공정 및 제3리세싱 공정에 의해 매립게이트전극(25)이 형성된다. 매립게이트전극(25)은 하부 매립부(20)와 상부 매립부(24)를 포함한다. 고일함수의 제1일함수라이너(17)와 저일함수의 제2일함수라이너(21)를 포함하므로, 매립게이트전극(25)은 듀얼일함수 매립게이트전극이 된다.

매립게이트전극(25)의 상부 표면은 기판(11)의 상부 표면보다 낮게 위치한다. 이를 리세스드영역(R)이라 약칭한다. 매립게이트전극(25) 상에 리세스드영역(R)을 형성하므로써, 매립게이트전극(25)과 주변 도전물(예, 콘택플러그) 간의 물리적 거리를 충분히 확보할 수 있다. 결국, 매립게이트전극(25)과 주변 도전물간의 절연 내압을 향상시킬 수 있다.

도 5h에 도시된 바와 같이, 매립게이트전극(25) 상에 캡핑층(26)이 형성된다. 캡핑층(26)은 절연물질을 포함한다. 리세스드영역(R)은 캡핑층(26)으로 채워진다. 캡핑층(26)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(11)의 상부 표면이 노출되도록 캡핑층(26)의 평탄화가 진행될 수 있다. 캡핑층(26)의 평탄화 공정시 또는 평탄화 공정 이후에, 기판(11) 상부 표면의 게이트절연층(16)이 제거될 수 있다.

캡핑층(26) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(11) 내에 제1불순물영역(27)과 제2불순물영역(28)이 형성된다. 불순물의 도핑 공정을 진행할 때, 캡핑층(26)이 배리어로 사용된다. 제1불순물영역(27)과 제2불순물영역(28)은 각각 소스영역과 드레인영역이 된다. 기판(11) 상부 표면의 게이트절연층(16)은 불순물의 도핑 공정 이후에 제거될 수도 있다.

제1불순물영역(27)과 제2불순물영역(28)의 저면은 상부 매립부(24)와 오버랩되는 깊이를 가질 수 있다. 따라서, 제2일함수라이너(21)는 제1 및 제2불순물영역(27, 28)에 오버랩될 수 있다.

다른 실시예에서, 제1불순물영역(27)과 제2불순물영역(28)은 게이트트렌치 (15) 형성전에 형성될 수도 있다. 예컨대, 이온주입마스크를 이용하여 활성영역(14)에 불순물을 도핑하여 불순물영역을 형성한 후, 게이트트렌치(15)를 형성할 수 있다. 이때, 불순물영역이 게이트트렌치(15)에 의해 제1불순물영역(27)과 제2불순물영역(28)으로 분할될 수 있다.

이하, 제1실시예의 제5변형예에 따른 반도체장치의 제조 방법이 설명된다.

도 6a 내지 도 6g는 제1실시예의 제5변형예에 따른 반도체장치(100)를 제조하는 방법의 일예를 설명하기 위한 도면이다. 매립게이트전극을 제외한 나머지 구성들의 제조 방법은 도 5a 내지 5h를 참조하기로 한다.

도 6a에 도시된 바와 같이, 게이트트렌치(15)의 표면 상에 게이트절연층(16)이 형성될 수 있다.

게이트절연층(16) 상에 제1일함수라이너층(17A)이 형성될 수 있다. 제1일함수라이너층(17A)은 게이트절연층(16)의 표면 상에 컨포멀하게 형성될 수 있다. 제1일함수라이너층(17A)은 티타늄알루미늄질화물(TiAlN)로 형성될 수 있다.

제1일함수라이너층(17A) 상에 하부 배리어층(18A)이 형성될 수 있다. 하부 배리어층(18A)은 제1일함수라이너층(17A)의 표면 상에 컨포멀하게 형성될 수 있다. 하부 배리어층(18A)과 제1일함수라이너층(17A)은 서로 다른 물질일 수 있다. 하부 배리어층(18A)은 금속함유물질로 형성될 수 있다. 하부 배리어층(18A)은 금속질화물을 포함할 수 있다. 예를 들어, 하부 배리어층(18A)은 티타늄질화물을 포함할 수 있다.

하부 배리어층(18A) 상에 제1저저항층(19A)이 형성될 수 있다. 제1저저항층(19A)은 게이트트렌치(15)를 채울 수 있다. 제1저저항층(19A)은 저저항 금속물질을 포함한다. 제1저저항층(19A)은 제1일함수라이너층(17A) 및 제2일함수라이너에 대해 반응성물질로 형성될 수 있다. 제1저저항층(19A)은 텅스텐을 포함할 수 있다. 제1저저항층(19A)은 화학기상증착법 또는 원자층증착법에 의해 형성될 수 있다.

도 6b에 도시된 바와 같이, 게이트트렌치(15) 내부에 제1일함수라이너(17), 하부 배리어(18) 및 제1저저항전극(19)이 잔류하도록 제1리세싱 공정을 진행한다. 제1리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제1일함수라이너(17)는 제1일함수라이너층(17A)의 에치백공정에 의해 형성된다. 제1저저항전극(19)은 제1저저항층(19A)의 에치백공정에 의해 형성된다. 하부 배리어(18)는 하부 배리어층(18A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 제1리세싱 공정은 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다.

상술한 제1리세싱 공정에 의해 하부 매립부(20)가 형성된다. 하부 매립부(20)는 제1일함수라이너(17), 하부 배리어(18) 및 제1저저항전극(19)을 포함한다. 하부 매립부(20)는 활성영역(14)의 상부 표면보다 낮게 리세스된다.

도 6c에 도시된 바와 같이, 중간 배리어(29)가 형성될 수 있다. 중간 배리어(29)는 하부 매립부(20)의 상부면을 커버링할 수 있다. 예를 들어, 하부 매립부(20)를 포함한 기판(11)의 전면에 중간배리어층(29A)이 형성된 후, 하부 매립부(20)의 상부면을 커버링하면서 중간 배리어(29)가 형성되도록 중간 배리어층(29A)이 식각될 수 있다. 중간 배리어(29)는 금속질화물로 형성될 수 있다. 중간 배리어(29)는 티타늄질화물로 형성될 수 있다. 중간배리어층(29A)은 하부 매립부(20)의 상부 표면에서의 두께가 다른 표면에서의 두께보다 더 두껍게 형성될 수 있다.

도 6d에 도시된 바와 같이, 예비 제2일함수라이너(21B)가 형성될 수 있다. 예비 제2일함수라이너(21B)의 형성 방법은 도 5d 및 도 5e를 참조한다. 제2일함수라이너층 및 제2리세싱 공정에 의해 예비 제2일함수라이너(21B)가 형성된다. 예비 제2일함수라이너(21B)는 저일함수 물질을 포함한다. 예비 제2일함수라이너(21B)는 비-금속물질로 형성될 수 있다. 예비 제2일함수라이너(21B)는 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예비 제2일함수라이너(21B)는 스페이서 형상을 가질 수 있다.

도 6e에 도시된 바와 같이, 예비 제2일함수라이너(21B) 상에 상부 배리어층(22A)과 제2저저항층(23A)이 순차적으로 형성될 수 있다. 상부 배리어층(22A)은 컨포멀하게 형성될 수 있다. 제2저저항층(23A)은 하부 매립부(20) 상부에서 게이트트렌치(15)의 나머지 부분을 채울 수 있다. 제2저저항층(23A)은 제1저저항전극(19)과 동일한 물질로 형성될 수 있다. 제2저저항층(23A)은 저저항 금속물질을 포함한다. 제2저저항층(23A)은 예비 제2일함수라이너(21B)에 대해 반응성물질로 형성될 수 있다. 제2저저항층(23A)은 텅스텐을 포함할 수 있다. 상부 배리어층(22A)은 금속함유물질로 형성될 수 있다. 상부 배리어층(22A)은 금속질화물을 포함할 수 있다. 예를 들어, 상부 배리어층(22A)은 티타늄질화물을 포함할 수 있다. 다른 실시예에서, 상부 배리어층(22A)은 하부 배리어(17)와 동일한 물질로 형성될 수 있다.

도 6f에 도시된 바와 같이, 게이트트렌치(15) 내부에 제2일함수라이너(21), 상부 배리어(22) 및 제2저저항전극(23)이 잔류하도록 제3리세싱 공정을 진행한다. 제3리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제2저저항전극(23)은 제2저저항층(23A)의 에치백공정에 의해 형성된다. 상부 배리어(22)는 상부 배리어층(22A)의 에치백공정에 의해 형성된다. 제2일함수라이너(21)는 예비 제2일함수라이너(21B)의 에치백공정에 의해 형성된다. 제3리세싱 공정은 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 제2저저항전극(23), 상부 배리어(22) 및 제2일함수라이너(21)의 상부표면은 동일 레벨일 수 있다. 이에 따라, 제2저저항전극(23)과 상부 배리어(22)가 후속의 제1 및 제2불순물영역과 오버랩되지 않는다.

제3리세싱공정에 의해 상부 매립부(24)가 형성된다. 상부 매립부(24)는 제2일함수라이너(21), 상부 배리어(22) 및 제2저저항전극(23)을 포함한다.

이와 같은 제1리세싱 공정 내지 제3리세싱 공정에 의해 매립게이트전극(25)이 형성된다. 매립게이트전극(25)은 하부 매립부(20), 중간 배리어(29) 및 상부 매립부(24)를 포함한다. 고일함수의 제1일함수라이너(17)와 저일함수의 제2일함수라이너(21)를 포함하므로, 매립게이트전극(25)은 듀얼일함수 매립게이트전극이 된다.

도 6g에 도시된 바와 같이, 매립게이트전극(25) 상에 캡핑층(26)이 형성된다. 캡핑층(26)은 절연물질을 포함한다. 캡핑층(26)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(11)의 상부 표면이 노출되도록 캡핑층(26)의 평탄화가 진행될 수 있다. 캡핑층(26)의 평탄화 공정시 또는 평탄화 공정 이후에, 기판(11) 상부 표면의 게이트절연층(16)이 제거될 수 있다.

캡핑층(26) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(11) 내에 제1불순물영역(27)과 제2불순물영역(28)이 형성된다. 불순물의 도핑 공정을 진행할 때, 캡핑층(26)이 배리어로 사용된다. 제1불순물영역(27)과 제2불순물영역(28)은 각각 소스영역과 드레인영역이 된다. 기판(11) 상부 표면의 게이트절연층(16)은 불순물의 도핑 공정 이후에 제거될 수도 있다.

제1불순물영역(27)과 제2불순물영역(28)의 저면은 상부 매립부(24)와 오버랩되는 깊이를 가질 수 있다. 따라서, 제2일함수라이너(21)는 제1 및 제2불순물영역(27, 28)에 오버랩된다.

다른 실시예에서, 제1불순물영역(27)과 제2불순물영역(28)은 게이트트렌치 (15) 형성전에 형성될 수도 있다. 예컨대, 이온주입마스크를 이용하여 활성영역(14)에 불순물을 도핑하여 불순물영역을 형성한 후, 게이트트렌치(15)를 형성할 수 있다. 이때, 불순물영역이 게이트트렌치(15)에 의해 제1불순물영역(27)과 제2불순물영역(28)으로 분할될 수 있다.

도 7은 제2실시예에 따른 반도체장치를 도시한 도면이다. 도 7은 도 1의 A-A'선에 따른 제2실시예의 반도체장치를 도시한 단면도이다.

제2실시예에 따른 반도체장치(200)의 일부 구성들은 제1실시예에 따른 반도체장치(100)와 동일할 수 있다. 예컨대, 게이트구조를 제외한 나머지 구성들은 제1실시예와 동일할 수 있다.

제2실시예에 따른 반도체장치(200)는 게이트구조(200G), 제1불순물영역(217) 및 제2불순물영역(218)을 포함할 수 있다. 활성영역(204)과 소자분리층(202)을 가로지르는 게이트트렌치(205)가 형성될 수 있다. 게이트트렌치(205) 내에 게이트구조(200G)가 형성될 수 있다. 게이트트렌치(205)에 의해 제1불순물영역(217)과 제2불순물영역(218)이 이격될 수 있다.

게이트구조(200G)는 게이트절연층(206), 게이트전극(207), 캡핑층(216)을 포함할 수 있다. 게이트전극(207)은 활성영역(204)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(207)은 게이트트렌치(205)를 부분적으로 채울 수 있다. 캡핑층(216)은 게이트전극(207) 상에 위치할 수 있다. 게이트절연층(206)은 게이트트렌치(205)의 바닥면 및 측벽들 상에 형성될 수 있다. 제1불순물영역(217)과 제2불순물영역(218) 사이의 게이트전극(207)을 따라 채널(240)이 형성될 수 있다. 채널(240)은 일반적인 플라나형 트랜지스터에 비해 채널길이가 길다. 이에 따라, 숏채널효과를 방지할 수 있다.

게이트전극(207)은 제1일함수라이너(209), 싱글 저저항전극(220), 제2일함수라이너(213)를 포함할 수 있다. 이와 같이, 제2실시예는, 제1실시예와 다르게 싱글 저저항전극(220)을 갖는다. 싱글 저저항전극(220)이란, 하나의 저저항층에 의해 형성된 구조를 일컫는다. 제1실시예 및 그 변형예들은 제1저저항전극과 제2저저항전극을 포함하는 듀얼 저저항 전극이 적용되었다.

싱글 저저항전극(220)과 게이트절연층(206) 사이에 제1일함수라이너(209)가 위치할 수 있다. 제1일함수라이너(209)의 상부 표면 높이는 싱글 저저항전극(220)의 상부 표면보다 낮을 수 있다. 제1일함수라이너(209)는 채널(240)과 오버랩될 수 있다.

제2일함수라이너(213)는 싱글 저저항전극(220)과 게이트절연층(206) 사이에 위치할 수 있다. 제2일함수라이너(213)는 게이트트렌치(205)의 양측벽에 각각 위치하는 스페이서 형상을 가질 수 있다. 제2일함수라이너(213)와 싱글 저저항전극(220)의 상부 표면 높이는 동일할 수 있다.

캡핑층(216)은 싱글 저저항전극(220) 및 제2일함수라이너(213)의 상부를 커버링할 수 있다.

제1일함수라이너(209)와 제2일함수라이너(213)는 도전성물질일 수 있다. 제1일함수라이너(209)와 제2일함수라이너(213)는 서로 다른 일함수 물질로 형성된다. 제1일함수라이너(209)는 제2일함수라이너(213)보다 일함수가 높을 수 있다. 제1일함수라이너(209)는 고일함수물질을 포함할 수 있다. 제2일함수라이너(213)는 저일함수물질을 포함할 수 있다. 고일함수 물질은 실리콘의 미드갭일함수보다 높은 일함수를 갖는 물질이다. 저일함수 물질은 실리콘의 미드갭일함수보다 낮은 일함수를 갖는 물질이다. 부연 설명하면, 고일함수 물질은 4.5eV보다 높은 일함수를 갖고, 저일함수 물질은 4.5eV보다 낮은 일함수를 가질 수 있다. 제1일함수라이너(209)는 금속함유물질을 포함할 수 있다. 제2일함수라이너(213)는 비-금속물질을 포함할 수 있다.

제1일함수라이너(209)는 금속질화물을 포함하고, 제2일함수라이너(213)는 실리콘함유물질을 포함할 수 있다. 제1일함수라이너(209)는 고일함수를 갖기 위해 제1일함수조정종이 함유될 수 있다. 제1일함수조정종은 알루미늄(Al)을 포함할 수 있다. 따라서, 제1일함수라이너(109)는 알루미늄이 함유된 금속질화물을 포함할 수 있다. 알루미늄이 미함유된 금속질화물보다 알루미늄이 함유된 금속질화물의 일함수가 더 높다. 본 실시예에서, 제1일함수라이너(209)는 알루미늄이 함유된 티타늄질화물을 포함할 수 있다. 알루미늄이 함유된 티타늄질화물은 '티타늄알루미늄질화물(TiAlN)' 또는 '알루미늄 도프드 티타늄질화물(Al doped TiN)'이라고 지칭될 수 있다. 알루미늄 도프드 티타늄질화물(Al doped TiN)을 형성하기 위한 방법으로서, 티타늄질화물(TiN)을 증착한 후 알루미늄 임플란트 등의 도핑을 실시할 수 있다. 티타늄알루미늄질화물(TiAlN)의 형성 방법으로는, 티타늄질화물(TiN) 증착이 수행되는 증착공정 중에 알루미늄함유물질을 첨가하여 인시튜(in-situ)로 도핑시킬 수도 있다. 예컨대, 화학기상증착(CVD)에 의해 티타늄질화물(TiN)을 증착할 때, 티타늄소스물질, 질소함유물질 및 알루미늄소스물질을 동시에 흘려준다. 제1일함수라이너(209)는 싱글 저저항전극(220)으로부터 게이트절연층(206)을 보호할 수 있다.

제2일함수라이너(213)는 저일함수를 갖는다. 제2일함수라이너(213)는 저일함수를 갖기 위해 제2일함수조정종이 함유될 수 있다. 제2일함수조정종은 N형 도펀트를 포함할 수 있다. 따라서, 제2일함수라이너(213)는 N형 도펀트가 함유된 실리콘함유물질을 포함할 수 있다. 본 실시예에서, 제2일함수라이너(213)는 폴리실리콘을 포함하며, 예컨대, N형 도펀트가 도핑된 폴리실리콘(이하, N형 도프드 폴리실리콘)을 포함할 수 있다. N형 도프드 폴리실리콘은 저일함수를 갖는다. N형 도펀트는 인(Ph) 또는 비소(As)를 포함할 수 있다. 제2일함수라이너(213)는 제1불순물영역(217)과 제2불순물영역(218)에 오버랩될 수 있다. 예컨대, 제2일함수라이너(213)는 제1불순물영역(217)과 제2불순물영역(218)에 수평적으로 오버랩될 수 있다. 제2일함수라이너(213)는 싱글저저항전극(220)과 게이트절연층(206) 사이의 갭(230)에 채워질 수 있다. 갭(230)은 제1일함수라이너(209)의 상부(over)에서 싱글저저항전극(220)과 게이트절연층(206) 사이에 위치할 수 있다.

싱글 저저항전극(220)은 제1일함수라이너(209) 및 제2일함수라이너(213)보다 낮은 비저항 물질을 포함한다. 싱글 저저항전극(220)은 저저항 물질로 형성될 수 있다. 이에 따라, 싱글 저저항전극(220)에 의해 게이트전극(207)의 저항이 낮아진다. 싱글 저저항전극(220)은 저저항 금속함유물질을 포함한다. 게이트전극(207)의 저항을 낮추기 위해 제2일함수라이너(213)는 얇은 두께로 형성될 수 있다. 이로써, 금속물질의 체적을 크게 하여 게이트전극(207)의 저항을 현저히 낮출 수 있다.

제2실시예에서, 싱글 저저항전극(220)은 제2일함수라이너(213)에 대해 비-반응성물질로 형성될 수 있다. 즉, 제2일함수라이너(213)와 반응하지 않는 물질로 형성될 수 있다.

위와 같이, 싱글 저저항전극(220)은 제2일함수라이너(213)보다 비저항이 낮고, 제2일함수라이너(213)에 대해 비-반응성물질인 저저항 금속함유물질로 형성될 수 있다.

싱글 저저항전극(220)은 또한 제1일함수라이너(209)보다 비저항이 낮고, 제1일함수라이너(209)에 대해 비-반응성물질인 저저항 금속함유물질로 형성될 수 있다. 아울러, 싱글 저저항전극(220)은 게이트절연층(206)에 어택을 주는 불소와 같은 불순물이 미함유된 물질로 형성될 수 있다.

싱글 저저항전극(220)은 티타늄질화물로 형성될 수 있다. 싱글저저항전극(220)이 제2일함수라이너(213)에 대해 비-반응성물질 및 불소미함유물질이므로, 게이트전극(207)은 배리어가 필요없게 되어, '배리어-리스 게이트전극'이라고 지칭할 수 있다.

도 8a 내지 도 8d는 제2실시예의 변형예들을 도시한 도면이다. 제2실시예의 변형예들에 따른 반도체장치(200)의 일부 구성들은 제2실시예의 반도체장치(200)와 동일할 수 있다. 게이트구조(2001G, 2002G, 2003G, 2004G)를 제외한 나머지 구성들은 제2실시예와 동일할 수 있다.

도 8a를 참조하면, 제1변형예에 따른 반도체장치(200)의 게이트구조(2001G)는 게이트절연층(206), 게이트전극(207), 캡핑층(216)을 포함할 수 있다. 게이트전극(207)은 제1일함수라이너(209), 싱글 저저항전극(220S) 및 제2일함수라이너(213)을 포함할 수 있다. 제1일함수라이너(209)는 티타늄알루미늄질화물을 포함할 수 있다. 제2일함수라이너(213)은 N형 도프드 폴리실리콘을 포함할 수 있다. 제1일함수라이너(209)는 채널(240)과 오버랩될 수 있다. 제2일함수라이너(213)는 제1불순물영역(217) 및 제2불순물영역(218)과 오버랩될 수 있다.

싱글 저저항전극(220S)은 하부(lower portion, 220L)와 상부(upper portion, 220U)를 포함할 수 있다. 하부(220L)의 측벽은 수직 프로파일을 갖고, 상부(220U)의 측벽은 경사진 프로파일(slope profile, 도면부호 'S' 참조)을 가질 수 있다. 상부(220U)의 측벽은 파지티브 경사(positive slope)를 가질 수 있다. 예컨대, 상부(220U)의 탑선폭(TCD)은 바텀선폭(BCD)에 비해 작을 수 있다. 상부(220U)의 바텀선폭(BCD)은 하부(220L)의 선폭과 동일할 수 있다. 하부(220L)는 탑선폭과 바텀선폭이 동일할 수 있다.

위와 같이, 싱글 저저항 전극(220S)의 상부가 파지티브 경사를 가지므로써, 제2일함수라이너(213)가 형성될 갭(230)의 공간이 넓어질 수 있다. 따라서, 제2일함수라이너(213)의 갭필마진을 확보할 수 있다. 즉, 제2일함수라이너(213)로 보이드없이 갭(230)을 채울 수 있다.

도 8b를 참조하면, 제2변형예에 따른 반도체장치(200)의 게이트구조(2002G)는 게이트절연층(206), 게이트전극(207), 캡핑층(216)을 포함할 수 있다. 게이트전극(207)은 제1일함수라이너(209), 싱글 저저항전극(220), 제2일함수라이너(213) 및 배리어(221)를 포함할 수 있다. 제1일함수라이너(209)는 채널(240)과 오버랩될 수 있다. 제2일함수라이너(213)는 제1불순물영역(217) 및 제2불순물영역(218)과 오버랩될 수 있다. 이와 같이, 제2변형예는, 배리어(221)를 포함할 수 있다. 배리어(221)는 제1일함수라이너(209) 및 제2일함수라이너(213)와 접촉할 수 있다. 예컨대, 배리어(221)의 일부는 제1일함수라이너(209)와 싱글 저저항전극(220) 사이에 위치할 수 있다. 배리어(221)의 다른 부분은 제2일함수라이너(213)와 싱글 저저항전극(220) 사이에 위치할 수 있다.

제1일함수라이너(209)는 티타늄알루미늄질화물을 포함할 수 있다. 제2일함수라이너(213)는 N형 도프드 폴리실리콘을 포함할 수 있다.

싱글 저저항전극(220)은 제2일함수라이너(213)에 대해 반응성물질로 형성될 수 있다. 배리어(221)는 제2일함수라이너(213)와 싱글 저저항전극(220)간의 반응을 방지할 수 있는 물질로 형성될 수 있다. 싱글 저저항전극(220)은 텅스텐을 포함하고, 배리어(221)는 티타늄질화물을 포함할 수 있다. 배리어(221)에 의해 제2일함수라이너(213)와 싱글 저저항전극(220)간의 실리사이드반응을 방지할 수 있다.

도 8c를 참조하면, 제3변형예에 따른 반도체장치(200)의 게이트구조(2003G)는 게이트절연층(206), 게이트전극(207), 캡핑층(216)을 포함할 수 있다. 게이트전극(207)은 제1일함수라이너(209), 싱글 저저항전극(220), 제2일함수라이너(213), 제1배리어(222) 및 제2배리어(223)를 포함할 수 있다. 제1일함수라이너(209)는 채널(240)과 오버랩될 수 있다. 제2일함수라이너(213)는 제1불순물영역(217) 및 제2불순물영역(218)과 오버랩될 수 있다. 이와 같이, 제3변형예는, 제1배리어(222)와 제2배리어(223)를 포함할 수 있다. 제1배리어(222) 및 제2배리어(223)는 싱글 저저항전극(220)과 접촉할 수 있다. 제1배리어(222)는 싱글 저저항전극(220)의 바텀부와 하부 측벽에 접촉할 수 있고, 제2배리어(223)는 싱글 저저항전극(220)의 상부 측벽에 접촉할 수 있다. 제1배리어(222)는 제1일함수라이너(209)와 싱글 저저항전극(220) 사이에 위치할 수 있다. 제2배리어(223)는 제2일함수라이너(213)와 싱글 저저항전극(220) 사이에 위치할 수 있다.

제1일함수라이너(209)는 티타늄알루미늄질화물을 포함할 수 있다. 제2일함수라이너(213)은 N형 도프드 폴리실리콘을 포함할 수 있다. 싱글 저저항전극(220)은 제2일함수라이너(213)에 대해 반응성물질로 형성될 수 있다. 싱글 저저항전극(220)은 텅스텐을 포함할 수 있다.

제2배리어(223)는 제2일함수라이너(213)와 싱글 저저항전극(220)간의 반응을 방지할 수 있는 물질로 형성될 수 있다. 제2배리어(223)는 티타늄질화물을 포함할 수 있다. 제2배리어(223)에 의해 제2일함수라이너(213)와 싱글 저저항전극(220)간의 실리사이드반응을 방지할 수 있다.

게이트절연층(206)의 어택을 방지하기 위해, 싱글 저저항전극(220)과 제1일함수라이너(209) 사이에 제1배리어(222)가 위치한다. 제1배리어(222)는 제2배리어(223)와 동일 물질로 형성될 수 있다. 제2배리어(223)는 티타늄질화물을 포함할 수 있다.

도 8d를 참조하면, 제4변형예에 따른 반도체장치(200)의 게이트구조(2004G)는 게이트절연층(206), 게이트전극(207), 캡핑층(216)을 포함할 수 있다. 게이트전극(207)은 제1일함수라이너(209), 싱글 저저항전극(220S), 제2일함수라이너(213), 제1배리어(222) 및 제2배리어(223)를 포함할 수 있다. 제1일함수라이너(209)는 채널(240)과 오버랩될 수 있다. 제2일함수라이너(213)는 제1불순물영역(217) 및 제2불순물영역(218)과 오버랩될 수 있다. 이와 같이, 제4변형예는, 제1배리어(222)와 제2배리어(223)를 포함할 수 있다. 제1배리어(222) 및 제2배리어(223)는 싱글 저저항전극(220S)과 접촉할 수 있다. 제1배리어(222)는 싱글 저저항전극(220S)의 바텀부와 하부 측벽에 접촉할 수 있고, 제2배리어(223)는 싱글 저저항전극(220S)의 상부 측벽 및 상부 표면에 접촉할 수 있다. 제1배리어(222)는 제1일함수라이너(209)와 싱글 저저항전극(220) 사이에 위치할 수 있다. 제2배리어(223)는 제2일함수라이너(213)와 싱글 저저항전극(220S) 사이에 위치할 수 있다.

제1일함수라이너(209)는 티타늄알루미늄질화물을 포함할 수 있다. 제2일함수라이너(213)은 N형 도프드 폴리실리콘을 포함할 수 있다. 싱글 저저항전극(220S)은 제2일함수라이너(213)에 대해 반응성물질로 형성될 수 있다. 싱글 저저항전극(220S)은 텅스텐을 포함할 수 있다. 싱글 저저항전극(220S)은 하부(220L)와 상부(220U)를 포함할 수 있다. 하부(220L)의 측벽은 수직 프로파일을 갖고, 상부(220U)의 측벽은 경사진 프로파일을 가질 수 있다.

제2배리어(223)는 제2일함수라이너(213)와 싱글 저저항전극(220S)간의 반응을 방지할 수 있는 물질로 형성될 수 있다. 제2배리어(223)는 티타늄질화물을 포함할 수 있다. 제2배리어(223)에 의해 제2일함수라이너(213)와 싱글 저저항전극(220S)간의 실리사이드반응을 방지할 수 있다. 제2배리어(223)의 일부는 싱글 저저항전극(220S)의 상부(220U)의 표면을 커버링할 수 있다. 다른 실시예에서, 제2배리어(223)는 싱글 저저항전극(220S)의 상부(220U)의 측벽에 위치할 수 있다.

게이트절연층(206)의 어택을 방지하기 위해, 싱글 저저항전극(220S)과 제1일함수라이너(209) 사이에 제1배리어(222)가 위치한다. 제1배리어(222)는 제2배리어(223)와 동일 물질로 형성될 수 있다. 제2배리어(223)는 티타늄질화물을 포함할 수 있다.

상술한 바와 같은 변형예들은, 매립게이트형 핀채널 트랜지스터에 적용될 수 있다.

도 9a 내지 도 9f는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 9a 내지 도 9f는 도 1의 A-A'선에 따른 공정 단면도이다.

도 9a에 도시된 바와 같이, 기판(31)에 소자분리층(32)이 형성된다. 소자분리층(32)에 의해 활성영역(34)이 정의된다.

기판(31) 내에 게이트트렌치(35)가 형성된다. 게이트트렌치(35)는 활성영역(34) 및 소자분리층(32)을 가로지르는 라인 형태로 형성될 수 있다. 게이트트렌치(35)는 분리트렌치(33)보다 얕게 형성될 수 있다.

게이트트렌치(35)의 표면 상에 게이트절연층(36)이 형성될 수 있다. 게이트절연층(36)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다.

게이트절연층(36) 상에 제1일함수라이너층(37A)이 형성될 수 있다. 제1일함수라이너층(37A)은 게이트절연층(36)의 표면 상에 컨포멀하게 형성될 수 있다. 제1일함수라이너층(37A)은 고일함수 물질을 포함할 수 있다. 제1일함수라이너층(37A)은 티타늄알루미늄질화물(TiAlN)을 포함할 수 있다.

다음으로, 제1일함수라이너층(37A) 상에 저저항층(38A)이 형성될 수 있다. 저저항층(38A)은 게이트트렌치(35)를 채울 수 있다. 저저항층(38A)은 저저항 금속물질을 포함한다. 저저항층(38A)은 게이트절연층(36)의 어택을 방지하기 위해, 불소와 같은 불순물들을 미함유하는 물질로 형성될 수 있다. 아울러, 저저항층(38A)은 제2일함수라이너층에 대해 비-반응성물질로 형성될 수 있다. 저저항층(38A)은 티타늄질화물로 형성될 수 있다. 저저항층(38A)은 화학기상증착법 또는 원자층증착법에 의해 형성될 수 있다. 다른 실시예로서, 저저항층(38A)으로서 텅스텐과 같은 불소 함유 물질로 형성되는 경우, 저저항층(38A)을 형성하기 전에 배리어층을 미리 형성할 수 있다. 배리어층은 티타늄질화물을 포함할 수 있다.

도 9b에 도시된 바와 같이, 게이트트렌치(35) 내부에 예비 제1일함수라이너(37B) 및 싱글 저저항전극(38)이 잔류하도록 제1리세싱 공정을 진행한다. 제1리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 예비 제1일함수라이너(37B)는 제1일함수라이너층(37A)의 에치백공정에 의해 형성된다. 저저항전극(38)은 저저항층(38A)의 에치백공정에 의해 형성된다. 제1리세싱 공정은 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다.

예비 제1일함수라이너(37B) 및 싱글 저저항전극(38)은 활성영역(14)의 상부 표면보다 낮게 리세스된다. 여기서, 제1리세싱 공정은 제1실시예의 제1리세싱 공정과 깊이 차이를 갖는다. 즉, 제2실시예의 제1리세싱 공정은 제1실시예의 제1리세싱 공정보다 얕게 진행될 수 있다.

도 9c에 도시된 바와 같이, 제2리세싱 공정이 실시될 수 있다. 제2리세싱 공정에 의해 제1일함수라이너(37) 및 갭(39)이 형성될 수 있다. 제2리세싱 공정은, 예비 제1일함수라이너(37B)를 선택적으로 리세싱시킬 수 있다. 예컨대, 제2리세싱 공정은 싱글 저저항전극(38)에 대해 높은 선택비를 갖고 예비 제1일함수라이너(37B)만을 선택적으로 식각한다.

제2리세싱 공정에 의해 싱글 저저항전극(38)의 상부 표면보다 낮게 리세스된 제1일함수라이너(37)가 형성된다. 제1일함수라이너(37)의 리세스된 공간은 갭(39)으로 잔류한다.

도 9d에 도시된 바와 같이, 제2일함수라이너층(40A)이 형성될 수 있다. 제2일함수라이너층(40A)은 갭(39)을 채울 수 있다. 제2일함수라이너층(40A)은 제1일함수라이너(37)와는 다른 일함수 물질일 수 있다. 제2일함수라이너층(40A)은 저일함수 물질을 포함한다. 제2일함수라이너층(40A)은 비-금속물질로 형성될 수 있다. 제2일함수라이너층(40A)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.

도 9e에 도시된 바와 같이, 제2일함수라이너층(40A)이 식각될 수 있다. 예컨대, 제2일함수라이너층(40A)이 에치백될 수 있다. 이에 따라, 제2일함수라이너(40)가 형성될 수 있다. 제2일함수라이너(40)는 스페이서 형상을 가질 수 있다. 제2일함수라이너(40)와 싱글저저항전극(38)의 상부 표면은 동일 레벨에 위치할 수 있다.

도 9f에 도시된 바와 같이, 캡핑층(41)이 형성될 수 있다. 캡핑층(41)은 싱글 저저항전극(38) 및 제2일함수라이너(40) 상에 형성된다. 캡핑층(41)은 절연물질을 포함한다. 캡핑층(41)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(31)의 상부 표면이 노출되도록 캡핑층(41)의 평탄화가 진행될 수 있다. 캡핑층(41)의 평탄화 공정시 또는 평탄화 공정 이후에, 기판(31) 상부 표면의 게이트절연층(36)이 제거될 수 있다.

캡핑층(41) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(31) 내에 제1불순물영역(42)과 제2불순물영역(43)이 형성된다. 제1불순물영역(42)과 제2불순물영역(43)은 각각 소스영역과 드레인영역이 된다. 기판(31) 상부 표면의 게이트절연층(36)은 불순물의 도핑 공정 이후에 제거될 수도 있다.

제1불순물영역(42)과 제2불순물영역(43)은 제2일함수라이너(40)와 오버랩될 수 있다.

다른 실시예에서, 제1불순물영역(42)과 제2불순물영역(43)은 게이트트렌치 (35) 형성전에 형성될 수도 있다. 예컨대, 이온주입마스크를 이용하여 활성영역(34)에 불순물을 도핑하여 불순물영역을 형성한 후, 게이트트렌치(35)를 형성할 수 있다. 이때, 불순물영역이 게이트트렌치(35)에 의해 제1불순물영역(42)과 제2불순물영역(43)으로 분할될 수 있다.

도 10a 내지 도 10i는 제2실시예의 제4변형예에 따른 반도체장치(200)를 제조하는 방법의 일예를 설명하기 위한 도면이다. 게이트전극을 제외한 나머지 구성들의 제조 방법은 도 9a 내지 9f를 참조하기로 한다.

도 10a에 도시된 바와 같이, 기판(31)에 소자분리층(32)이 형성된다. 소자분리층(32)에 의해 활성영역(34)이 정의된다. 기판(31) 내에 게이트트렌치(35)가 형성된다. 게이트트렌치(35)의 표면 상에 게이트절연층(36)이 형성될 수 있다.

게이트절연층(36) 상에 제1일함수라이너층(37A)이 형성될 수 있다. 제1일함수라이너층(37A)은 게이트절연층(36)의 표면 상에 컨포멀하게 형성될 수 있다. 제1일함수라이너층(37A)은 고일함수 물질을 포함할 수 있다. 제1일함수라이너층(37A)은 티타늄알루미늄질화물(TiAlN)을 포함할 수 있다.

제1일함수라이너층(37A) 상에 제1배리어층(44A)과 저저항층(38A)이 형성될 수 있다. 저저항층(38A)은 게이트트렌치(35)를 채울 수 있다. 저저항층(38A)은 저저항 금속물질을 포함한다. 저저항층(38A)은 불소와 같은 불순물이 함유된 물질로 형성될 수 있다. 아울러, 저저항층(38A)은 제2일함수라이너층에 대해 반응성물질로 형성될 수 있다. 저저항층(38A)은 텅스텐으로 형성될 수 있다. 저저항층(38A)은 화학기상증착법 또는 원자층증착법에 의해 형성될 수 있다. 제1배리어층(44A)은 티타늄질화물을 포함할 수 있다.

도 10b에 도시된 바와 같이, 게이트트렌치(35) 내부에 예비 제1일함수라이너(37B), 예비 제1배리어(44B) 및 예비 싱글 저저항전극(38)이 잔류하도록 제1리세싱 공정을 진행한다. 제1리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 예비 제1일함수라이너(37B)는 제1일함수라이너층(37A)의 에치백공정에 의해 형성된다. 예비 제1배리어(44B)는 제1배리어층(44A)의 에치백공정에 의해 형성된다. 예비 싱글저저항전극(38)은 저저항층(38A)의 에치백공정에 의해 형성된다. 제1리세싱 공정은 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다.

예비 제1일함수라이너(37B), 예비 제1배리어(44B) 및 예비 싱글 저저항전극(38)은 활성영역(14)의 상부 표면보다 낮게 리세스된다. 예비 제1일함수라이너(37B), 예비 제1배리어(44B) 및 예비 싱글 저저항전극(38)의 상부 표면은 동일 레벨일 수 있다.

도 10c에 도시된 바와 같이, 제2리세싱 공정이 실시될 수 있다. 제2리세싱 공정에 의해 제1일함수라이너(37), 제1배리어(44) 및 예비 갭(39A)이 형성될 수 있다. 제2리세싱 공정은, 예비 제1일함수라이너(37B) 및 예비 제1배리어(44B)을 선택적으로 리세싱시킬 수 있다. 예컨대, 제2리세싱 공정은 예비 싱글 저저항전극(38)에 대해 높은 선택비를 갖고 예비 제1일함수라이너(37B) 및 예비 제1배리어(44B)만을 선택적으로 식각한다.

제2리세싱 공정에 의해 예비 싱글 저저항전극(38)의 상부 표면보다 낮게 리세스된 제1일함수라이너(37) 및 제1배리어(44)가 형성된다. 제1일함수라이너(37) 및 제1배리어(44)의 리세스된 공간은 예비 갭(39A)으로 잔류한다.

도 10d에 도시된 바와 같이, 예비 싱글저저항전극(38)을 추가로 리세싱한다. 이에 따라, 싱글저저항전극(38S)이 형성된다. 싱글저저항전극(38S)의 상부 측벽이 경사진 프로파일(S)을 가질 수 있다. 아울러, 공간이 넓어진 갭(39)이 형성될 수 있다.

도 10e에 도시된 바와 같이, 제2배리어층(45A)이 형성된다. 제2배리어층(45A)은 컨포멀하게 형성될 수 있다. 제2배리어층(45A)에 의해 갭(39)이 채워지지 않는다. 제2배리어층(45A)은 티타늄질화물을 포함할 수 있다.

도 10f에 도시된 바와 같이, 제2배리어(45)가 형성될 수 있다. 제2배리어(45)는 제2배리어층(45A)의 에치백공정에 의해 형성될 수 있다. 제2배리어(45)는 싱글 저저항전극(38S)의 상부 측벽 및 상부 표면을 커버링할 수 있다. 제2배리어(45)는 제1배리어(44)와 접촉할 수 있다. 다른 실시예에서, 제2배리어(45)는 싱글 저저항전극(38S)의 상부 측벽만을 커버링할 수도 있다.

도 10g에 도시된 바와 같이, 제2일함수라이너층(40A)이 형성될 수 있다. 제2일함수라이너층(40A)은 갭(39)을 채울 수 있다. 제2일함수라이너층(40A)은 제1일함수라이너(37)와는 다른 일함수 물질일 수 있다. 제2일함수라이너층(40A)은 저일함수 물질을 포함한다. 제2일함수라이너층(40A)은 비-금속물질로 형성될 수 있다. 제2일함수라이너층(40A)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.

도 10h에 도시된 바와 같이, 제2일함수라이너층(40A)이 식각될 수 있다. 예컨대, 제2일함수라이너층(40A)이 에치백될 수 있다. 이에 따라, 제2일함수라이너(40)가 형성될 수 있다. 제2일함수라이너(40)는 갭(39)을 채우는 스페이서 형상을 가질 수 있다. 제2일함수라이너(40)의 상부 표면은 싱글저저항전극(38S)보다 높은 레벨에 위치할 수 있다. 다른 실시예에서, 제2일함수라이너(40)과 싱글저저항전극(38S)의 상부표면은 동일 레벨일 수 있다.

도 10i에 도시된 바와 같이, 캡핑층(41)이 형성될 수 있다. 캡핑층(41)은 싱글 저저항전극(38) 및 제2일함수라이너(40) 상에 형성된다. 캡핑층(41)은 절연물질을 포함한다. 캡핑층(41)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(31)의 상부 표면이 노출되도록 캡핑층(41)의 평탄화가 진행될 수 있다. 캡핑층(41)의 평탄화 공정시 또는 평탄화 공정 이후에, 기판(31) 상부 표면의 게이트절연층(36)이 제거될 수 있다.

캡핑층(41) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(31) 내에 제1불순물영역(42)과 제2불순물영역(43)이 형성된다. 제1불순물영역(42)과 제2불순물영역(43)은 각각 소스영역과 드레인영역이 된다. 기판(31) 상부 표면의 게이트절연층(36)은 불순물의 도핑 공정 이후에 제거될 수도 있다.

제1불순물영역(42)과 제2불순물영역(43)은 제2일함수라이너(40)와 오버랩될 수 있다.

다른 실시예에서, 제1불순물영역(42)과 제2불순물영역(43)은 게이트트렌치 (35) 형성전에 형성될 수도 있다. 예컨대, 이온주입마스크를 이용하여 활성영역(34)에 불순물을 도핑하여 불순물영역을 형성한 후, 게이트트렌치(35)를 형성할 수 있다. 이때, 불순물영역이 게이트트렌치(35)에 의해 제1불순물영역(42)과 제2불순물영역(43)으로 분할될 수 있다.

도 11은 제3실시예에 따른 반도체장치를 도시한 도면이다.

도 11을 참조하면, 제3실시예에 따른 반도체장치(300)는 필라형 활성영역(304) 및 게이트구조(300G)를 포함할 수 있다. 반도체장치(300)는 비-플라나형 트랜지스터로서, 수직채널트랜지스터를 도시하고 있다.

기판(301)에 소자분리층(302)이 형성될 수 있다. 소자분리층(302)은 분리트렌치(303)에 채워질 수 있다. 기판(301) 상에 수직하게 필라형 활성영역(304)이 형성될 수 있다. 필라형 활성영역(304)은 제1불순물영역(317)을 포함할 수 있다. 기판(301)에는 제2불순물영역(318)이 위치할 수 있다. 제1불순물영역(311)과 제2불순물영역(318) 사이에 채널영역(305)이 수직하게 위치할 수 있다.

게이트구조(300G)는 게이트절연층(306), 게이트전극(307), 캡핑층(316)을 포함할 수 있다. 게이트전극(307)은 필라형 활성영역(304)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(307)은 필라형 활성영역(304)의 측벽에 오버랩될 수 있다. 따라서, 게이트전극(307)에 의해 채널영역(305)에 수직방향의 채널이 형성될 수 있다. 게이트전극(307)은 '수직 게이트전극'이라고 지칭될 수 있다. 캡핑층(316)은 게이트전극(307) 상에 위치할 수 있다. 게이트절연층(306)은 필라형 활성영역(304)의 측벽 상에 형성될 수 있고, 게이트절연층(306)의 일부는 기판(301)의 표면을 커버링하도록 형성될 수 있다.

게이트전극(307)은 제1수직부(308)와 제2수직부(312)를 포함할 수 있다. 제1수직부(308)는 제1일함수라이너(309), 제1배리어(310) 및 제1저저항전극(311)을 포함할 수 있다. 제2수직부(312)는 제2일함수라이너(313), 제2배리어(314) 및 제2저저항전극(315)을 포함할 수 있다.

제1수직부(308)와 채널영역(305) 사이에 제1일함수라이너(308)가 위치할 수 있다. 제1일함수라이너(308)는 채널영역(305)과 오버랩될 수 있다.

제2일함수라이너(313)는 제1불순물영역(317)과 제2저저항전극(315) 사이에 위치할 수 있다. 제2일함수라이너(313)는 제1불순물영역(317)과 오버랩될 수 있다.

캡핑층(316)은 제2수직부(312)를 커버링할 수 있다.

제2불순물영역(318)은 게이트전극(312)과 오버랩되지 않는다.

제1일함수라이너(309)와 제2일함수라이너(313)는 도전성물질일 수 있다. 제1일함수라이너(309)와 제2일함수라이너(313)는 서로 다른 일함수 물질로 형성된다. 제1일함수라이너(309)는 제2일함수라이너(313)보다 일함수가 높을 수 있다. 제1일함수라이너(309)는 고일함수물질을 포함할 수 있다. 제2일함수라이너(313)는 저일함수물질을 포함할 수 있다. 고일함수 물질은 실리콘의 미드갭일함수보다 높은 일함수를 갖는 물질이다. 저일함수 물질은 실리콘의 미드갭일함수보다 낮은 일함수를 갖는 물질이다. 부연 설명하면, 고일함수 물질은 4.5eV보다 높은 일함수를 갖고, 저일함수 물질은 4.5eV보다 낮은 일함수를 가질 수 있다. 제1일함수라이너(309)는 금속함유물질을 포함할 수 있다. 제2일함수라이너(313)는 비-금속물질을 포함할 수 있다.

제1일함수라이너(309)는 금속질화물을 포함하고, 제2일함수라이너(313)는 실리콘함유물질을 포함할 수 있다. 제1일함수라이너(309)는 티타늄알루미늄질화물(TiAlN)을 포함할 수 있다. 제2일함수라이너(309)는 N형 도프드 폴리실리콘을 포함할 수 있다.

제1저저항전극(311)은 저저항 물질이면서 게이트절연층(306)에 어택을 주는 불순물을 포함하는 물질로 형성될 수 있다. 따라서, 제1저저항전극(311)과 제1일함수라이너(309) 사이에 제1배리어(310)가 위치한다. 제1저저항전극(311)은 텅스텐을 포함할 수 있다. 제1저저항전극(311)은 제2일함수라이너(313)에 대해 반응성물질일 수 있다.

제2저저항전극(315)은 저저항 물질이면서 제2일함수라이너(313)에 대해 반응성물질로 형성될 수 있다. 따라서, 제2저저항전극(315)과 제2일함수라이너(313) 사이에 제2배리어(314)가 위치한다.

제3실시예에 따르면, 제2일함수라이너(313)가 저일함수를 갖기 때문에, 제1불순물영역(317)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다. 제1일함수라이너(309)에 의해 채널영역(305)의 채널 도즈를 낮춰, 접합누설을 개선할 수 있다.

제3실시예에 따른 반도체장치(300)는 다양하게 변형될 수 있다. 예를 들어, 제1실시예 및 그 변형예들, 제2실시예 및 그 변형예들과 유사하게 게이트구조가 변형될 수 있다.

본 실시예들에 따른 반도체장치는 트랜지스터 회로(transistor circuit)에 집적될 수 있다. 또한, 본 실시예들에 따른 반도체장치는 다양한 목적의 트랜지스터를 포함하는 집적회로에 적용될 수 있다. 예를 들어, IGFET(Insulated Gate FET), HEMT(High Electron Mobility Transistor), 파워트랜지스터(Power transistor), TFT(Thin Film Transistor) 등을 포함하는 집적회로에 적용될 수 있다.

본 실시예들에 따른 반도체장치, 트랜지스터 및 집적회로는, 전자장치에 내장될 수 있다. 전자장치는 메모리(Memory) 및 비메모리(Non-memory)를 포함할 수 있다. 메모리는 SRAM, DRAM, FLASH, MRAM, ReRAM, STTRAM, FeRAM 등을 포함한다. 비메모리는 로직회로(Logic circuit)를 포함한다. 로직회로는 메모리장치를 컨트롤하기 위한 센스앰프(Sense Amp.), 디코더(Decorder), 입출력회로(Input/Output circuit) 등을 포함할 수 있다. 또한, 로직회로는 메모리 이외의 다양한 집적회로(Integrated Circuit, IC)를 포함할 수 있다. 예를 들어, 마이크로프로세서(Micro-processor), 모바일장치(Mobile device)의 AP(Application processor) 등을 포함한다. 또한, 비메모리는 NAND 게이트와 같은 로직게이트(Logic gate), 디스플레이장치(Display device)를 위한 드라이버회로(Driver IC), 전원관리집적회로(Power Management IC, PMIC) 등의 전력 반도체 장치(POWER SEMICONDUCTOR DEVICE) 등을 포함한다. 전자장치는 컴퓨팅시스템, 이미지센서, 카메라, 모바일장치, 디스플레이장치, 센서, 의료기기, 광전자장치, RFID(Radio Frequency Identification), 태양전지, 자동차용 반도체장치, 철도차량용 반도체장치, 항공기용 반도체장치 등을 포함할 수 있다.

도 12는 본 실시예들에 따른 반도체장치를 포함하는 트랜지스터회로의 일예를 도시한 도면이다.

도 12를 참조하면, 트랜지스터회로(400)는 제1트랜지스터(420)와 제2트랜지스터(440)을 포함한다. 제1트랜지스터(420)와 제2트랜지스터(440)는 기판(401)에 형성되고, 소자분리층(402)에 의해 서로 분리되어 있다.

제1트랜지스터(420)는 게이트구조(400G), 제1소스영역(417) 및 제1드레인영역(418)을 포함한다. 게이트구조(400G)은 게이트트렌치(405) 내에 형성된다. 게이트트렌치(405)는 소자분리층(402)과 활성영역(404)을 가로지르는 형태이다. 소자분리층(402)은 분리트렌치(403)에 절연물질을 채워 형성할 수 있다.

게이트구조(400G)는 제1게이트절연층(406), 매립게이트전극(407) 및 캡핑층(416)을 포함할 수 있다. 매립게이트전극(407)은 하부 매립부(408)와 상부 매립부(412)를 포함한다. 하부 매립부(408)은 제1일함수라이너(409), 하부 배리어(410) 및 제1저저항전극(411)을 포함한다. 상부 매립부(412)는 제2일함수라이너(413), 상부 배리어(414) 및 제2저저항전극(415)을 포함한다. 제1일함수라이너(409)는 티타늄알루미늄질화물(TiAlN)을 포함하고, 제2일함수라이너(413)는 N형 도프드 폴리실리콘을 포함할 수 있다.

제2트랜지스터(440)는 플라나게이트전극(432), 제2소스영역(433) 및 제2드레인영역(434)을 포함한다. 플라나게이트전극(432) 아래에 제2게이트절연층(431)이 형성된다. 플라나게이트전극(432)은 폴리실리콘, 금속, 금속질화물, 금속화합물 또는 이들의 조합을 포함할 수 있다. 제2게이트절연층(431)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 고유전물질 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 하프늄계 물질을 포함할 수 있다. 제2게이트절연층(431)은 계면층과 고유전물질이 적층될 수 있다. 계면층은 실리콘산화물, 실리콘질화물, 실리콘산질화물을 포함할 수 있다.

위와 같이, 트랜지스터회로(400)는 매립게이트전극(407)을 갖는 제1트랜지스터(420)와 플라나게이트전극(432)을 갖는 제2트랜지스터(440)가 하나의 기판(401)에 집적화된다. 제1트랜지스터(420)를 형성한 후에 제2트랜지스터(440)를 형성할 수 있다.

트랜지스터회로(400)에서, 제1트랜지스터(420)와 제2트랜지스터(440)가 모두 NMOSFET가 될 수 있다. 또한, 제1트랜지스터(420)와 제2트랜지스터(440)가 모두 PMOSFET가 될 수 있다.

트랜지스터회로(400)는 CMOSFET가 될 수 있다. 예컨대, 제1트랜지스터(420)와 제2트랜지스터(440) 중 어느 하나의 트랜지스터는 NMOSFET가 되고, 다른 하나의 트랜지스터는 PMOSFET가 될 수 있다. 제2트랜지스터(440)의 플라나게이트전극(432)은 문턱전압 조절을 위해 적절한 일함수 물질이 선택될 수 있다. 예컨대, PMOSFET인 경우, 플라나게이트전극(432)은 PMOSFET에 적합한 일함수를 갖도록 P형 일함수 물질이 선택될 수 있다.

제1트랜지스터(420)는 '매립게이트형 트랜지스터(Buried Gate type transistor)'라 약칭하고, 제2트랜지스터(440)는 '플라나게이트형 트랜지스터(Planar gate type transistor)'라고 약칭한다.

트랜지스터회로(400)에서, 제1트랜지스터(420)는 메모리셀의 트랜지스터가 될 수 있고, 제2트랜지스터(440)는 주변회로영역의 트랜지스터가 될 수 있다.

위와 같이, 고일함수의 제1일함수라이너(409)와 저일함수의 제2일함수라이너(413)를 포함하는 매립게이트전극(407)을 형성하므로써, 트랜지스터회로(400)의 성능을 향상시킬 수 있다.

도 13은 본 실시예들에 따른 반도체장치를 포함하는 메모리셀을 도시한 도면이다.

도 13을 참조하면, 메모리셀(500)은, 매립워드라인(Buried wordline, 506), 비트라인(Bitline, 521) 및 메모리요소(Memory element, 525)를 포함한다.

메모리셀(500)을 자세히 살펴보면 다음과 같다.

먼저, 기판(501)에 소자분리층(502)이 형성된다. 소자분리층(502)에 의해 복수의 활성영역(503)이 정의된다. 활성영역(503)을 가로지르는 게이트트렌치(504)가 형성된다. 게이트트렌치(504) 표면에 게이트절연층(505)이 형성된다.

게이트절연층(505) 상에 게이트트렌치(504)를 부분적으로 매립하는 매립워드라인(506)이 형성된다. 매립워드라인(506)은 하부 매립부(507)와 상부 매립부(511)를 포함한다. 하부 매립부(507)는 고일함수라이너(508), 하부 배리어(509) 및 제1저저항전극(510)을 포함한다. 상부 매립부(511)는 저일함수라이너(512), 상부 배리어(513) 및 제2저저항전극(514)을 포함한다. 고일함수라이너(508)는 티타늄알루미늄질화물을 포함할 수 있다. 저일함수라이너(512)는 N형 도프드 폴리실리콘을 포함할 수 있다. 하부 배리어(509)와 상부 배리어(513)는 티타늄질화물을 포함할 수 있다. 제1저저항전극(510)과 제2저저항전극(514)은 텅스텐을 포함할 수 있다. 매립워드라인(506)은 제1실시예의 제4변형예에 따른 게이트전극(107)과 동일한 구성을 갖는다. 다른 실시예들에서, 매립워드라인(506)은 제1실시예의 변형예들, 제2실시예 및 그 변형예들과 동일한 구성을 가질 수도 있다.

매립워드라인(506) 상에 캡핑층(515)이 형성된다. 매립워드라인(506) 양측의 기판(501) 내에 제1불순물영역(516) 및 제2불순물영역(517)이 형성된다. 매립워드라인(506), 제1불순물영역(516) 및 제2불순물영역(517)은 셀트랜지스터를 구성할 수 있다.

제1불순물영역(516)에 전기적으로 연결되는 비트라인구조물이 형성될 수 있다. 비트라인구조물은 비트라인(521) 및 비트라인하드마스크층(522)을 포함한다. 비트라인구조물은 비트라인(521)과 제1불순물영역(516) 사이의 제1콘택플러그(520)를 더 포함할 수 있다. 비트라인구조물의 측벽에 스페이서(523)가 형성된다. 기판(501) 상에 제1,2층간절연층(519A, 519B)이 형성된다. 제1콘택플러그(520)는 제1콘택홀(518) 내에 형성될 수 있다. 제1콘택홀(518)은 제1층간절연층(519A)에 형성될 수 있다. 제1콘택플러그(520)는 제1불순물영역(516)과 전기적으로 연결된다. 제1콘택플러그(520)와 비트라인(521)의 선폭은 동일할 수 있다. 따라서, 제1콘택플러그(520)와 제1콘택홀(518)의 측벽 사이에 갭이 존재하며, 스페이서(523)의 일부가 갭에 매립되도록 연장된다. 제1불순물영역(516)의 표면이 리세스될 수 있다. 이에 따라, 제1콘택플러그(520)와 제1불순물영역(516)간의 접촉면적이 증가한다. 비트라인(521)은 매립워드라인(506)이 연장되는 방향과 교차하는 방향으로 연장되는 라인 형태일 수 있다. 비트 라인(520)은 폴리실리콘, 금속실리사이드, 금속질화물 또는 금속 중에서 선택된 적어도 하나를 포함할 수 있다. 비트라인하드마스크층(522)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 제1콘택플러그(520)는 폴리실리콘, 금속실리사이드, 금속질화물 또는 금속 중에서 선택된 적어도 하나를 포함할 수 있다.

스페이서(523)는 절연물질을 포함한다. 스페이서(523)는 실리콘산화물, 실리콘질화물 또는 실리콘산화물과 실리콘질화물의 조합을 포함할 수 있다. 스페이서(523)는 다중스페이서(Multi-spacer) 구조일 수 있다. 예를 들어, 스페이서(523)는 실리콘질화물/실리콘산화물/실리콘질화물의 NON 구조일 수 있다. 스페이서(523)는 에어갭이 내장된(Air-gap embedded) 다중스페이서 구조일 수도 있다.

제2불순물영역(517) 상에 메모리요소(525)가 형성될 수 있다. 메모리요소(525)와 제2불순물영역(517) 사이에 제2콘택플러그(524)가 형성될 수 있다. 제1,2층간절연층(519A, 519B)을 관통하는 제2콘택홀(524A)이 형성되고, 제2콘택홀(524A) 내에 제2콘택플러그(524)가 형성될 수 있다. 제2콘택플러그(524)는 제2불순물영역(517)과 전기적으로 연결된다. 제2콘택플러그(524)는 폴리실리콘, 금속, 금속실리사이드 또는 금속질화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제2콘택플러그(524)는 폴리실리콘, 금속실리사이드 및 금속이 적층된 플러그구조물을 포함할 수 있다.

제1,2층간절연층(519A, 519B)은 단일층(Single-layered) 또는 다층(Multi-layered)일 수 있다. 제1,2층간절연층(519A, 519B)은 실리콘산화물, 실리콘질화물 또는 실리콘산화질화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 제2층간절연층(519B)은 이웃하는 제2콘택플러그(524) 간의 분리 역할을 한다. 다른 실시예에서, 제2콘택플러그(524)의 측벽을 에워싸는 콘택스페이서(도시 생략)가 더 형성될 수도 있다. 콘택스페이서는 에어갭이 내장된 다중스페이서 구조일 수 있다.

다른 실시예에서, 제2콘택플러그(524) 상에 제3콘택플러그(도시 생략)가 더 형성될 수 있다. 제3콘택플러그는 비트라인구조물과 제2콘택플러그(524)에 각각 오버랩되는 형태가 될 수 있다. 제3콘택플러그는 금속물질을 포함할 수 있다.

제2콘택플러그(524) 상에 제2콘택플러그(524)와 전기적으로 연결되는 메모리요소(525)가 형성될 수 있다. 메모리요소(525)는 다양한 형태로 구현될 수 있다.

메모리요소(525)는 캐패시터(Capacitor)일 수 있다. 따라서, 메모리요소(525)는 제2콘택플러그(524)와 접촉하는 스토리지노드를 포함할 수 있다. 스토리지노드는 실린더 또는 필라 형태일 수 있다. 스토리지노드의 표면상에 캐패시터 유전층이 형성될 수 있다. 캐패시터 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 캐패시터 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ 구조가 될 수 있다. 캐패시터 유전층 상에 플레이트노드가 형성된다. 스토리지노드와 플레이트노드는 금속함유물질을 포함할 수 있다.

다른 실시예에서, 메모리요소(525)는 가변저항체를 포함할 수 있다. 가변 저항체는 상변화 물질을 포함할 수 있다. 상변화 물질은 칼코게나이드(chalcogenide) 원소인 Te 및 Se 중 선택된 적어도 하나를 포함할 수 있다. 다른 실시예에서, 가변저항체는 전이 금속 산화물을 포함할 수 있다. 또다른 실시예에서, 가변저항체는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)일 수 있다.

위와 같이, 메모리셀(500)은 고일함수라이너(508)와 저일함수라이너(512)를 포함하는 매립워드라인(506)을 포함할 수 있다. 메모리셀(500)이 DRAM에 적용된 경우, DRAM의 리프레쉬 특성을 개선할 수 있다.

도 14는 본 실시예들에 따른 반도체장치를 포함하는 전자장치를 도시한 도면이다.

도 14를 참조하면, 전자장치(600)는 복수의 반도체장치(601, 602, 603, 604, 605)를 포함할 수 있다. 예컨대, 전자장치(600)는 상술한 실시예들 및 그 변형예들에 따른 반도체장치(100, 200, 300), 트랜지스터회로(400) 및 메모리셀(500) 중 적어도 하나 이상을 포함할 수 있다.

전자장치(600)에 포함된 반도체장치들 중 적어도 하나의 반도체장치는, 게이트트렌치 내에 형성된 매립게이트전극을 포함한다. 매립게이트전극은 고일함수라이너와 저일함수라이너를 포함할 수 있다. 저일함수라이너는 소스영역과 드레인영역에 오버랩되며, 이에 따라 게이트유도드레인누설(GIDL)을 개선시킨다. 따라서, 전자장치(600)는 소형화에 대응하여 빠른 동작속도를 구현할 수 있다.

이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.

101 : 기판 102 : 소자분리층
103 : 분리트렌치 104 : 활성영역
105 : 게이트트렌치 106 : 게이트절연층
107 : 게이트전극 108 : 하부 매립부
109 : 제1일함수라이너 110 : 하부 배리어
111 : 제1저저항전극 112 : 상부 매립부
113 : 제2일함수라이너 114 : 상부 배리어
115 : 제2저저항전극 116 : 캡핑층
117 : 제1불순물영역 118 : 제2불순물영역
120 : 채널